JPS627710B2 - - Google Patents
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- Publication number
- JPS627710B2 JPS627710B2 JP53050282A JP5028278A JPS627710B2 JP S627710 B2 JPS627710 B2 JP S627710B2 JP 53050282 A JP53050282 A JP 53050282A JP 5028278 A JP5028278 A JP 5028278A JP S627710 B2 JPS627710 B2 JP S627710B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- openings
- forming
- conductivity type
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタの
ゲート保護装置の製造方法に関し、特にDSAト
ランジスタのゲート保護として好適な保護装置の
製造方法に関する。
ゲート保護装置の製造方法に関し、特にDSAト
ランジスタのゲート保護として好適な保護装置の
製造方法に関する。
プレーナ型のDSAトランジスタにおいても、
一般のMOSトランジスタと同様にゲート絶縁膜
の破壊の防止を行うためのゲート保護装置が必要
とされる。特にプレーナ型DSAタイプのトラン
ジスタを含む集積回路装置（IC）にゲート保護
装置を採用する際には、DSAトランジスタを製
造する工程以外の余分の追加工程を必要としない
でIC化することが望まれる。
一般のMOSトランジスタと同様にゲート絶縁膜
の破壊の防止を行うためのゲート保護装置が必要
とされる。特にプレーナ型DSAタイプのトラン
ジスタを含む集積回路装置（IC）にゲート保護
装置を採用する際には、DSAトランジスタを製
造する工程以外の余分の追加工程を必要としない
でIC化することが望まれる。
従つて本発明はDSAトランジスタを含むIC装
置において特別に余分の製造工程を必要としない
DSAトランジスタのゲート保護装置の製造方法
を提供することを目的とする。
置において特別に余分の製造工程を必要としない
DSAトランジスタのゲート保護装置の製造方法
を提供することを目的とする。
以下本発明について添付図面を用いて説明す
る。
る。
第１図Ａは本発明の一例を示す断面図であり、
Ｂはその等価回路図である。図において、１０は
周知のプレーナ型DSAトランジスタであり、被
保護トランジスタとなる。当該トランジスタ１０
は高比抵抗のＮ型シリコン半導体基板１の一主面
にＰ型及びＮ型の不純物を二重拡散することによ
り得られるチヤンネル領域２及びソース領域３を
有し、更にＰ型領域２の外周を所定間隔をもつて
取囲むリング状のＮ型ドレイン領域４を有してい
る。このドレイン領域４はソース領域３の形成と
同時に形成されるものである。Ｐ型領域２の基板
表面に沿う部分がいわゆる反転層となるチヤンネ
ルとして動作するものであるから、その上に所定
厚さのゲート絶縁膜すなわちシリコン酸化膜５が
形成され、更にその上にゲート電極Ｇが被着され
る構成である。
Ｂはその等価回路図である。図において、１０は
周知のプレーナ型DSAトランジスタであり、被
保護トランジスタとなる。当該トランジスタ１０
は高比抵抗のＮ型シリコン半導体基板１の一主面
にＰ型及びＮ型の不純物を二重拡散することによ
り得られるチヤンネル領域２及びソース領域３を
有し、更にＰ型領域２の外周を所定間隔をもつて
取囲むリング状のＮ型ドレイン領域４を有してい
る。このドレイン領域４はソース領域３の形成と
同時に形成されるものである。Ｐ型領域２の基板
表面に沿う部分がいわゆる反転層となるチヤンネ
ルとして動作するものであるから、その上に所定
厚さのゲート絶縁膜すなわちシリコン酸化膜５が
形成され、更にその上にゲート電極Ｇが被着され
る構成である。
こゝで、チヤンネル領域２とソース領域３との
二重拡散工程においては、例えば前者の領域２を
形成するための拡散用窓を再びソース領域３のた
めの拡散用窓として使用するものであつて、Ｐ型
領域２の基板表面に沿う部分は不純物の横方向拡
散による不純物濃度分布となる。従つて、当該部
分すなわちチヤンネル部はソース領域３から離間
するにつれてその濃度は減少する如き濃度分布を
有している。よつて、DSAトランジスタの動作
チヤンネルは極めて短い高濃度不純物層で形成さ
れていることになり、実質的には１μ以下の短い
部分で動作するために、高速度及び高密度化が可
能となる。
二重拡散工程においては、例えば前者の領域２を
形成するための拡散用窓を再びソース領域３のた
めの拡散用窓として使用するものであつて、Ｐ型
領域２の基板表面に沿う部分は不純物の横方向拡
散による不純物濃度分布となる。従つて、当該部
分すなわちチヤンネル部はソース領域３から離間
するにつれてその濃度は減少する如き濃度分布を
有している。よつて、DSAトランジスタの動作
チヤンネルは極めて短い高濃度不純物層で形成さ
れていることになり、実質的には１μ以下の短い
部分で動作するために、高速度及び高密度化が可
能となる。
２０が当該DSAトランジスタ１０のゲート保
護装置であり、Ｎ型基板１内においてトランジス
タ１０のＰ型領域２形成と同時に一対のＰ型領域
６及び７を形成するが、この際両領域が基板主表
面において一部連結するようにする。そのために
は不純物拡散用のマスクとなる酸化膜である絶縁
膜１３の拡散用開孔１４及び１５を近接して形成
し、両者の横方向拡散が開孔間の基板表面におい
て一部連結するようにする。そしてトランジスタ
１０のＮ型領域形成と同時にそれぞれ両領域６及
び７中にＮ型領域８及び９を形成する。この場合
も、先の拡散用開孔１４及び１５を用いることが
好ましい。
護装置であり、Ｎ型基板１内においてトランジス
タ１０のＰ型領域２形成と同時に一対のＰ型領域
６及び７を形成するが、この際両領域が基板主表
面において一部連結するようにする。そのために
は不純物拡散用のマスクとなる酸化膜である絶縁
膜１３の拡散用開孔１４及び１５を近接して形成
し、両者の横方向拡散が開孔間の基板表面におい
て一部連結するようにする。そしてトランジスタ
１０のＮ型領域形成と同時にそれぞれ両領域６及
び７中にＮ型領域８及び９を形成する。この場合
も、先の拡散用開孔１４及び１５を用いることが
好ましい。
従つて、一対のＮ型領域８及び９はそれぞれＰ
型領域に６び７に接してこれら領域により取囲ま
れるような構造となつており、Ｐ型領域６及び７
の基板主面に沿つた濃度分布は、DSAトランジ
スタのチヤンネル部と同様に横方向拡散を利用す
るものであるから、中心から離れるにつれて減少
する構造であり、このチヤンネル部の一部が互い
に連結し合つている。
型領域に６び７に接してこれら領域により取囲ま
れるような構造となつており、Ｐ型領域６及び７
の基板主面に沿つた濃度分布は、DSAトランジ
スタのチヤンネル部と同様に横方向拡散を利用す
るものであるから、中心から離れるにつれて減少
する構造であり、このチヤンネル部の一部が互い
に連結し合つている。
かゝる構成において、Ｎ型領域８を被保護トラ
ンジスタ１０のゲート電極Ｇと共に入力端子とな
し、他のＮ型領域９をトランジスタ１０のソース
電極Ｓに接続すれば、第１図Ｂに示す等価回路が
得られ、入力端子INに印加された電圧が過大な
場合には、保護装置２０のNPN構造でパンチス
ルー現象が生じ、Ｎ型領域８，９間が導通状態と
なり、入力電圧INを所定電圧に抑えることをで
きる。
ンジスタ１０のゲート電極Ｇと共に入力端子とな
し、他のＮ型領域９をトランジスタ１０のソース
電極Ｓに接続すれば、第１図Ｂに示す等価回路が
得られ、入力端子INに印加された電圧が過大な
場合には、保護装置２０のNPN構造でパンチス
ルー現象が生じ、Ｎ型領域８，９間が導通状態と
なり、入力電圧INを所定電圧に抑えることをで
きる。
この場合、一対のＮ型領域８及び９間の距離
は、例えば従来のゲート保護MOS構造に比し著
しく短いことは明白であるから、保護電圧を低く
しうる利点がある。
は、例えば従来のゲート保護MOS構造に比し著
しく短いことは明白であるから、保護電圧を低く
しうる利点がある。
第２図Ａは本発明の他の例を示す断面図であ
り、Ｂはその等価回路図であつて、第１図と同等
部分は同一符号にて示す。図において第１図と異
なる部分につき説明するに、Ｐ型領域６及び７の
基板表面における連結部上すなわち開孔１４及び
１５間の基板表面に所定厚さの絶縁膜１１を形成
し、その上に更にＮ型領域８のコンタクト電極と
共通したゲート電極１２を形成している。他の部
分は第１図の場合と全く同等であるために説明は
省略される。
り、Ｂはその等価回路図であつて、第１図と同等
部分は同一符号にて示す。図において第１図と異
なる部分につき説明するに、Ｐ型領域６及び７の
基板表面における連結部上すなわち開孔１４及び
１５間の基板表面に所定厚さの絶縁膜１１を形成
し、その上に更にＮ型領域８のコンタクト電極と
共通したゲート電極１２を形成している。他の部
分は第１図の場合と全く同等であるために説明は
省略される。
かゝる構成において、一対のＮ型領域８及び９
がそれぞれソース及びドレイン領域として動作
し、また両者間のＰ型領域６，７の連結部がチヤ
ンネル部として動作するMOSトランジスタ２０
と等価となるために、このトランジスタ２０はゲ
ート膜１１の厚さ等により定まるスレツシユホー
ルド電圧ＶTHを有する。従つてこのＶTHを適当に
選定してトランジスタ１０のゲート保護とするこ
とが可能となる。
がそれぞれソース及びドレイン領域として動作
し、また両者間のＰ型領域６，７の連結部がチヤ
ンネル部として動作するMOSトランジスタ２０
と等価となるために、このトランジスタ２０はゲ
ート膜１１の厚さ等により定まるスレツシユホー
ルド電圧ＶTHを有する。従つてこのＶTHを適当に
選定してトランジスタ１０のゲート保護とするこ
とが可能となる。
以上詳述した如く本発明によればDSAトラン
ジスタのゲート保護装置がDSA素子を製造する
工程と全く同一の工程で作ることができるので、
装置のIC化の場合には極めて有利であり、また
保護装置２０の占有面積は従来のものに比し少と
なるために高密度化が可能となる。
ジスタのゲート保護装置がDSA素子を製造する
工程と全く同一の工程で作ることができるので、
装置のIC化の場合には極めて有利であり、また
保護装置２０の占有面積は従来のものに比し少と
なるために高密度化が可能となる。
尚、上述の例においては、Ｎチヤンネルの
DSAトランジスタの場合につきＮ型半導体基板
を用いたが、Ｐ型半導体基板を用いてもよく、更
にはＰチヤンネルのDSAトランジスタに適用し
てもよいことは勿論である。これ等の場合におい
て、基板としてソース、ドレイン領域と逆導電型
のものを使用する際には、従来のゲート保護装置
をそのまゝ用いることが可能ではあるが、本発明
の如くDSA型の保護装置を用いれば保護電圧は
低くなる利点がある。従つて、一般のMOSトラ
ンジスタのゲート保護としても本発明の装置を用
いることができることは勿論である。また、保護
装置２０の一方のＮ型領域９を被保護トランジス
タのソース電極に接続したが、回路の基準電位点
例えば接地電位点に接続してもよい。
DSAトランジスタの場合につきＮ型半導体基板
を用いたが、Ｐ型半導体基板を用いてもよく、更
にはＰチヤンネルのDSAトランジスタに適用し
てもよいことは勿論である。これ等の場合におい
て、基板としてソース、ドレイン領域と逆導電型
のものを使用する際には、従来のゲート保護装置
をそのまゝ用いることが可能ではあるが、本発明
の如くDSA型の保護装置を用いれば保護電圧は
低くなる利点がある。従つて、一般のMOSトラ
ンジスタのゲート保護としても本発明の装置を用
いることができることは勿論である。また、保護
装置２０の一方のＮ型領域９を被保護トランジス
タのソース電極に接続したが、回路の基準電位点
例えば接地電位点に接続してもよい。
第１図Ａは本発明の一例を示す断面図、Ｂはそ
の等価回路図、第２図Ａは本発明の他の例を示す
断面図、Ｂはその等価回路図である。 主要部分の符号の説明、１……半導体基板、
２，６，７……Ｐ型不純物領域、３，４，８，９
……Ｎ型不純物領域、１０……被保護トランジス
タ、１１……絶縁膜。
の等価回路図、第２図Ａは本発明の他の例を示す
断面図、Ｂはその等価回路図である。 主要部分の符号の説明、１……半導体基板、
２，６，７……Ｐ型不純物領域、３，４，８，９
……Ｎ型不純物領域、１０……被保護トランジス
タ、１１……絶縁膜。
Claims (1)
- 【特許請求の範囲】 １ 所定導電型の半導体基板に第１及び第２導電
型の不純物を二重拡散することにより得られるチ
ヤンネル領域及びソース領域を有する絶縁ゲート
型の電界効果トランジスタのゲート保護用半導体
装置の製造方法であつて、前記半導体基板の一主
面上に少くとも２個の開孔を有する絶縁膜を形成
する工程と、前記開孔の各々を通して前記基板内
へ不純物を導入し前記開孔間の絶縁膜直下におい
て互いに連結した第１導電型の第１及び第２の不
純物領域を前記チヤンネル領域と同時に形成する
工程と、前記開孔の各々を通して前記第１及び第
２の領域内に不純物を導入して第２導電型の第３
及び第４の不純物領域を前記ソース領域と同時に
形成する工程と、前記第３の領域を前記電界効果
トランジスタのゲート電極に接続し前記第４の領
域を前記電界効果トランジスタのソース電極に接
続する工程とを含むことを特徴とするゲート保護
用半導体装置の製造方法。 ２ 所定導電型の半導体基板に第１及び第２導電
型の不純物を二重拡散することにより得られるチ
ヤンネル領域及びソース領域を有する絶縁ゲート
型の電界効果トランジスタのゲート保護用半導体
装置の製造方法であつて、前記半導体基板の一主
面上に少くとも２個の開孔を有する絶縁膜を形成
する工程と、前記開孔の各々を通して前記基板内
へ不純物を導入し前記開孔間の絶縁膜直下におい
て互いに連結した第１導電型の第１及び第２の不
純物領域を前記チヤンネル領域と同時に形成する
工程と、前記開孔の各々を通して前記第１及び第
２の領域内に不純物を導入して第２導電型の第３
及び第４の不純物領域を前記ソース領域と同時に
形成する工程と、前記開孔間の絶縁膜上に電極を
形成する工程と、前記第３の領域及び前記電極を
前記電界効果トランジスタのゲート電極に接続し
前記第４の領域を前記電界効果トランジスタのソ
ース電極に接続する工程とを含むことを特徴とす
るゲート保護用半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5028278A JPS54142074A (en) | 1978-04-27 | 1978-04-27 | Method of fabricating gate protecting semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5028278A JPS54142074A (en) | 1978-04-27 | 1978-04-27 | Method of fabricating gate protecting semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54142074A JPS54142074A (en) | 1979-11-05 |
| JPS627710B2 true JPS627710B2 (ja) | 1987-02-18 |
Family
ID=12854565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5028278A Granted JPS54142074A (en) | 1978-04-27 | 1978-04-27 | Method of fabricating gate protecting semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54142074A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5543864A (en) * | 1978-09-25 | 1980-03-27 | Hitachi Ltd | Mis semiconductor device |
| JPS5793044U (ja) * | 1980-11-27 | 1982-06-08 | ||
| JPH0714044B2 (ja) * | 1984-11-22 | 1995-02-15 | 株式会社日立製作所 | 電荷結合装置の入力回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975288A (ja) * | 1972-11-22 | 1974-07-19 |
-
1978
- 1978-04-27 JP JP5028278A patent/JPS54142074A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54142074A (en) | 1979-11-05 |
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