JPH04127638A - Ｆｓｋ復調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＦＳＫ復調回路に関し、特にディジタルカウ
ンティング方式に於て符号歪を大幅に改善したＦＳＸ復
調回路に関する。

〔従来の技術〕

モデム、音響カブラ等のディジタルデータ通信に用いら
れる一般的な方式の一つとして、データ信号の”０”は
高い周波数、　１”は低い周波数に割り当ててデータを
伝送する方式、いわゆる周波数変移変調（以下ＦＳＸと
いう）方式がある。

このＦＳＫ方式の復調回路としては、周波数弁別方式、
ＰＬＬ方式等のアナログ回路によるものがあるが、回路
規模が大きくなる、部品点数、調整箇所が多いなどによ
り、小型化、低価格化が困難であるという欠点がある。

これに対して、ＦＳＸ信号のゼロクロスポイントを検出
し、この間隔をカウンタで測定しそのカウンタ値の大小
によりデイタルデータを復調するディジタルカウンティ
ング方式がある。このディジタルカウンティング方式に
よる復調回路は、大部分がディジタル回路であるため、
集積回路化による小型化、低消費電力化が出来るという
長所がある６ 次に、ディジタルカウンティング方式による復調回路に
ついて説明する。

第５図は一般的なディジタルカウンティング方式による
ＦＳＫ復調回路の一例のブロック図、第６図は第５図の
各ポイントの波形のタイミングチャートを示す。

第６図（ａ）は、原２値ディジタル信号であり、これが
送信側でＦＳＸ変調されて、第６図（ｂ）で表されるＦ
ＳＸ変調信号となり回線を通して送信される。

第５図に於て、ＦＳＸ変調信号（第６図（ｂ））は、コ
ンパレータ１０．微分回路１１から構成されるゼロクロ
スポイント検出回路２の入力端子１に入力される。この
入力されたＦＳＸ変調信号は、コンパレータ１０でディ
ジタル２値信号（第６図（Ｃ））に変換され、このディ
ジタル２値信号は、更に微分回路１１で微分され、第６
図（ｄ）のようなゼロクロスパルス信号に変換されカウ
ンタ３に入力される。カウンタ３では、入力されたゼロ
クロスパルス信号間隔においてクロック信号のカウント
を行い、そのカンウント値結果をデコーダ４へ入力する
。デコーダ４では、カウンタ３のカンウント値の大小に
より原２値信号の周波数を判定し、その結果をパルスと
して出力する。即ち、原２値信号の°“１パに相当する
周波数の低い信号成分のパルス幅Ｔ１の期間のパルスカ
ウント値Ｃ１を検出した場合は、端子１５から第６図（
ｅ）で示されるパルスが出力され、原２値信号”０パに
相当する周波数の高い信号成分のパルス幅Ｔ２の期間の
パルスカウント値Ｃ２を検出した場合は、端子１６から
第６図（ｆ）で示されるパルスが出力されるように設定
されている。

これら出力パルスは、それぞれＲＳラッチ回路１７のセ
ット端子Ｓ、リセット端子Ｒに入力され、その結果、第
６図（ｅ）のパルスでセット（”１”レベル出力）され
、第６図（ｆ）のパルスでリセット（”Ｏ”レベル出力
）され、ＲＳラッチ回路１７の出力端子８から入力ＦＳ
Ｋ信号（第６図（ｂ））を復調した復調信号（第６図（
ｇ））が出力される。

以上説明したように、ディジタルカウンティング方式で
は、入力ＦＳＸ変調信号のゼロクロスポイントを判定し
、そのゼロクロスポイント間隔のクロック信号をカウン
トすることにより、ＦＳＸ変調信号の周波数成分を検出
し原２値信号を復調する事が出来る。この方式によれば
、カウンタ、デコーダ、ＲＳラッチ回路などはディジタ
ル信号処理のためＣＭＯ３等によるＩＣ化が比較的容易
であり、しかも調整が不要などの長所がある。

〔発明が解決しようとする課題〕

上述した従来のディジタルカウンティング方式のＦＳＫ
復調回路では、その方式そのものに起因する符号歪を悪
化させる要因がある。つまり、ディジタルカウンティン
グ方式では、原２値ディジタル信号のゼロクロスポイン
ト間隔の時間を測定し、その測定値結果により原２値デ
ィジタル信号の”０”、　１　”レベルを判定するため
必然的に原２値ディジタル信号の変化点に於て再生、復
調信号に遅延時間を生じ、これにより再生、復調信号の
パルス幅が原信号と一致しなくなる。即ち、第６図（ａ
）の原２値ディジタル信号と第６図（ｇ）の復調信号と
を比較すると、　　１′°レベルへの立上がりでは、Ｔ
Ｉの遅延時間を生じ、“１′°レベルから“０”レベル
への立下がり変化点では、Ｔ２の遅延時間を生じている
。

その結果、復調信号の°′１″レベル期間Ａ１は、原２
値ディジタル信号のパ１”レベル期間Ａに対して、次式
のように変化する。

Ａ　１＝　Ａ　−Ｔ　１　＋　Ｔ　２　　　　　　・・
・（１）また、復調信号の”ｏ”レベル期間Ｂ１は、原
２値ディジタル信号の”０”レベル期間Ｂに対して次式
のように変化する。

Ｂ、＝Ｂ＋Ｔ１−Ｔ２　　　　　　・・・（２）すなわ
ち、原２値ディジタル信号に対してデータ信号幅がそれ
ぞれ（Ｔ２−ＴＩ＞　　　（ＴＩＴ２）の誤差を有する
ことになり、これがデータ誤りの原因（符号歪）となり
、正確なデータの再生が困難になるという欠点がある。

本発明の目的は、このような欠点を除き、復調データ信
号のデータ幅を補償することにより符号歪の原因を低減
したＦＳＫ復訓回訓回路供することにある。

〔課題を解決するための手段〕

本発明によるＦＳＸ復調回路の構成は、２値ディジタル
信号に対応して周波数が変化する周波数変移変調（ＦＳ
Ｋ）信号を入力としゼロクロスポイントを検出するゼロ
クロスポイント検出回路と、このゼロクロスポイント検
出回路の出力から連続する２つのゼロクロスポイント間
の期間にクロック信号のカウントを行うカウンタと、こ
のカウンタの第１のカウント値出力に対して第１のパル
スを出力し、第２のカウント値出力に対して第２のパル
スを出力するデコーダと、前記第１のパルスでセットさ
れ前記第２のパルスでリセットされる第１のパルス発生
回路と、前記第１のパルスをトリガーとして前記第１の
カンウント値に相当する幅のパルスを出力する第２のパ
ルス発生回路と、前記第１のパルス発生回路の出力と前
記第２のパルス発生回路の出力との論理和を圧力するゲ
ート回路とを備える事を特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のＦＳＫ復調回路の構成を示
すブロック図であり、ゼロクロスボンインド検出回路２
、カウンタ３、デコーダ４、第１のパルス発生回路５、
第２のパルス発生回路６、論理和回路７から構成される
。

第２図は、第１図の具体例を示すブロック図である。図
に於いて、コンパレータ１０、微分回路１１でゼロクロ
スポイント検出回路２を構成し、ＲＳラッチ回路１７で
第１のパルス発生回路５を、カウンタ回路１９とＲＳラ
ッチ回路１８で第２のパルス発生回路６をそれぞれ構成
している。

デコーダ４の第１の出力端子１５、第２の出力端子１６
から出力される信号は、従来例と同様である。即ち、第
６図（ｂ）のＦＳＫ変調信号が、ゼロクロスポイント検
出回路２の入力端子１に入力され、コンパレータ１０に
より第６図（ｃ）のディジタル２値信号に変換され、微
分回路１１により微分され、第６図（ｄ）で示されるゼ
ロクロスパルス信号に変換され、カウンタ３に入力され
る。カウンタ３は、入力されたゼロクロスパルス信号間
隔においてクロック信号のカンウントを行い、そのカウ
ント値結果をデコーダ４へ入力する。デコーダ４は、カ
ンウンタ３からのカウント値の大小により原２値信号の
周波数を判定し、その結果をパルスとして出力する。即
ち、原２値信号の”１″に相当する周波数の低い信号成
分のパルス幅Ｔ１の期間のパルスカウント値Ｃ１を検出
した場合は、端子１５から第６図（ｅ）で示されるパル
スが出力され、原２値信号の“０″に相当する周波数の
高い信号成分のパルス幅Ｔ２の期間のパルスカウント値
Ｃ２を検出した場合は端子１６から第６図（ｆ）で示さ
れるパルス２が出力される。

第６図（ｆ）のパルスはＲＳラッチ回路１７のセット端
子Ｓに入力されると共に、ＲＳラッチ回路１８のセット
端子Ｓ、カウンタ回路１つにも入力され、また第６図（
ｆ）のパルスはＲＳラッチ回路１７のリセット端子Ｒに
入力される。

ＲＳラッチ回路１７は、従来例と同様に、第６図（ｅ）
のパルスでセット（”１”レベル出力）され、第６図（
ｆ）のパルスでリセット（”０”レベル出力）され、そ
の結果ＲＳラッチ回路１７の出力端子２０から、第６図
（ｇ）のパルスが出力される。この出力信号は、前述の
ごとく原２値ティジタル信号に対して”１”レベルへの
立上がりでは、Ｔ１の遅延時間が、　　１゛レベルから
°′０″レベルへの立下がり変化点では、Ｔ２の遅延時
間が生じでおり、その結果、第６図＜ｇ）の復調信号の
１”レベル期間Ａ、は原２値ディジタル信号の′１′”
レベル期間Ａに対して（Ａ−Ｔｌ＋Ｔ２）、復調信号の
”０”レベル期間Ｂ１は原２値デイタル信号の°′０゛
ルベル期間Ｂに対して（Ｂ＋７ｌ−Ｔ２）変化し、原２
値デイタル信号と一致しない。

次に、第３図のタイミング図を用いて説明する。第３図
（ａ）は、第６図（ａ）の入力波形、第３図（ｂ）は第
６図（ｇ）の出力波形に相当する。

第２のパルス発生回路６に於いて、カウンタ回路１９に
は、デコーダ４から第６図（ｅ）と同じ第３図（Ｃ）の
パルスが入力され、このパルスをトリガーとしてクロッ
ク信号のカウントを開始し、カウント値が予め設定され
た時間Ｔ１１になると、リセットパルス（第３図（ｄ）
）を出力し、ＲＳラッチ回路１８のリセット端子Ｒに供
給する。ＲＳラッチ回路１８は、セット端子Ｓに入力さ
れる第３図（Ｃ）のパルスによりセット（”１”レベル
出力）され、リセットパルス（第３図（ｄ））でリセッ
ト（”０”レベル出力）され、その結果ＲＳラッチ回路
１８の出力端子２１から補償パルス（第３図（ｅ））が
圧力される。

論理和回路７には、ＲＳラッチ回路１７からのパルス信
号（第３図（ｂ）〉とＲＳラッチ回路１８からの補償パ
ルス（第３図（ｅ））とが入力され、両パルス信号の論
理和が得られ出力端子８から最終的な復調信号（第３図
（ｆ〉）が出力される。以上の各信号のタイミングチャ
ートは第３図に示す通りである。第３図（ｆ）の復調信
号のパルス幅をＡに対して、Ａ＋−（Ａ−’ｒｌ＋Ｔ１
１）で求められる。又、　０′°レベル期闇Ｂ、＝　（
Ｂ−Ｔｌ　１＋７１　）で求められる。ここでカウンタ
回路１９のカウント設定値Ｔ１・１をＴｌｌさＴ１に設
定することにより、Ａ、＝Ａ、Ｂ、＝Ｂとなり、原２値
ディジタル信号と同一のパルス幅、データ幅を有する復
調信号を再生することが出来る。なお、第３図（ｆ）の
出力信号は、第６図上では第６図（ｈ）に相当する。

第４図は第１図の他の具体例を示すブロック図である。

この図では、第２図の第２のパルス発生回路６を構成す
るカウンタ回路１９の機能を遅延回路２２により実現し
たものである。即ち、遅延回路２２にデコーダ４からの
第３図（ｃ）のパルスを入力し遅延回路２２の遅延値を
Ｔｌｌに等しくなるように設定することにより、第１の
具体例と同様に、第３図（ｄ）のリセットパルスを得る
ことが出来、このパルスをＲＳラッチ回路１８のリセッ
ト端子Ｒにリセットパルスとして入力することにより、
第１の具体例と同様に、原２値ディジタル信号と同一の
パルス幅を有した復調信号を再生することが出来る。

〔発明の効果〕

以上説明したように本発明によれば、ディジタルカウン
ティング方式ＦＳＫ復調回路に於いては、原２値ディジ
タル信号と同一のパルス幅（データ幅）を復調、再生す
ることが出来、従来の復調回路でみられた再生データパ
ルス幅誤差による符号歪を大幅に改善することが出来、
従って再生時のデータ誤りを大幅に低減でき、しがも集
積回路化が容易であり、調整が不要、小型化、低消費電
力化が図れるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の具体例を示すブロック図、第３図は第２図の動作を
説明するタイミング図、第４図は第１図の他の具体例を
示すブロック図、第５図は従来のＦＳＫ復調回路の一例
のブロック図、第６図は第５図の動作を説明するタイミ
ング図である。 １・・・ゼロクロスポイント検出回路入力端子、２・・
・ゼロクロスポイント検出回路、３・・・カウンタ、４
・・・デコーダ、５・・・第一のパルス発生回路、６・
・・第二のパルス発生回路、７・・・論理和回路、８・
・・復調信号出力端子、１０・・・コンパレータ、１１
・・・微分回路、１５．１６・・・デコーダ出力端子、
１７゜１８・・・ＲＳラッチ回路、１９・・・カウンタ
回路、２０．２１・・・ＲＳラッチ回路出力端子、２２
・・・遅延回路。

Claims (1)

【特許請求の範囲】
1. ２値ディジタル信号に対応して周波数が変化する周波数
   変移変調（ＦＳＫ）信号を入力としゼロクロスポイント
   を検出するゼロクロスポイント検出回路と、このゼロク
   ロスポイント検出回路の出力から連続する２つのゼロク
   ロスポイント間の期間にクロック信号のカウントを行う
   カウンタと、このカウンタの第１のカウント値出力に対
   して第１のパルスを出力し、第２のカウント値出力に対
   して第２のパルスを出力するデコーダと、前記第１のパ
   ルスでセットされ前記第２のパルスでリセットされる第
   １のパルス発生回路と、前記第１のパルスをトリガーと
   して前記第１のカンウント値に相当する幅のパルスを出
   力する第２のパルス発生回路と、前記第１のパルス発生
   回路の出力と前記第２のパルス発生回路の出力との論理
   和を出力するゲート回路とを備える事を特徴とするＦＳ
   Ｋ復調回路。