JPH04127640A - 割込信号の送信方法とその装置 - Google Patents
割込信号の送信方法とその装置Info
- Publication number
- JPH04127640A JPH04127640A JP2247156A JP24715690A JPH04127640A JP H04127640 A JPH04127640 A JP H04127640A JP 2247156 A JP2247156 A JP 2247156A JP 24715690 A JP24715690 A JP 24715690A JP H04127640 A JPH04127640 A JP H04127640A
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- JP
- Japan
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- controller
- hdlc
- data
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＨＤＬＣ伝送プロトコルに従フて通信を行う
コントローラシステムの、上位コントローラから下位コ
ントローラへの割込信号の送信方法および装置に関する
。
コントローラシステムの、上位コントローラから下位コ
ントローラへの割込信号の送信方法および装置に関する
。
［従来の技術］
従来、上記のコントローラシステムにおいては、機械の
運転を緊急停止して次に送信されるべき指令にスキップ
することを要求するスキップ信号や、その他の割込信号
のように、リアルタイムの処理を必要とする信号（以下
、割込信号と総称する）は、本来のＨＤＬＣ伝送路とは
別に、信号線が設けられていた。
運転を緊急停止して次に送信されるべき指令にスキップ
することを要求するスキップ信号や、その他の割込信号
のように、リアルタイムの処理を必要とする信号（以下
、割込信号と総称する）は、本来のＨＤＬＣ伝送路とは
別に、信号線が設けられていた。
［発明が解決しようとする課題］
前記の従来のコントローラシステムにおいては専用の信
号線で割込信号を送信するために信号線の数が多くなる
という問題点がある。
号線で割込信号を送信するために信号線の数が多くなる
という問題点がある。
本発明の目的は、信号線の数を低減させることができる
割込信号の送信方法および装置を提供することにある。
割込信号の送信方法および装置を提供することにある。
［課題を解決するための手段］
本発明の割込信号の送信方法は、ＨＤＬＣ伝送プロトコ
ルに従って通信を行うコントローラシステムの、上位コ
ントローラから下位コントローラへの割込信号の送信方
法であって、 上位コントローラから下位コントローラへ割込要求が生
したとき、上位コントローラは、ＨＤＬＣフレームフォ
ーマットの中に通常出現しないデータパターンを発生さ
せ、 上位コントローラは、下位コントローラに送信すべきデ
ータをＣＲＣ演算した後に、前記データパターンをデー
タとして前記フレームフォーマット中に取込んで、その
フレームをＨＤＬＣ伝送路を経由して下位コントローラ
に送信し、下位コントローラは、上位コントローラから
送信された信号を受信し、受信信号中に前記データパタ
ーンを検出したときには、該下位コントローラに属する
ＣＰＵへの割込信号を活性にする。
ルに従って通信を行うコントローラシステムの、上位コ
ントローラから下位コントローラへの割込信号の送信方
法であって、 上位コントローラから下位コントローラへ割込要求が生
したとき、上位コントローラは、ＨＤＬＣフレームフォ
ーマットの中に通常出現しないデータパターンを発生さ
せ、 上位コントローラは、下位コントローラに送信すべきデ
ータをＣＲＣ演算した後に、前記データパターンをデー
タとして前記フレームフォーマット中に取込んで、その
フレームをＨＤＬＣ伝送路を経由して下位コントローラ
に送信し、下位コントローラは、上位コントローラから
送信された信号を受信し、受信信号中に前記データパタ
ーンを検出したときには、該下位コントローラに属する
ＣＰＵへの割込信号を活性にする。
本発明の割込信号の送信装置は、ＨＤＬＣ伝送プロトコ
ルに従って通信を行うコントローラシステムの、上位コ
ントローラから下位コントローラへの割込信号の送信装
置であって、ＨＤＬＣフレームフォーマットの中に通常
出現しないデータパターンを８ビットの１の連続パター
ンとするとき、−上位コントローラは、 ロード端子には割込信号が入力され、プリセットデータ
には８Ｈが設定され、カウント出力の８Ｈビットはカウ
ントイネーブル端子に入力され、クロックパルスを計数
して前記カウント出力の８．４ビットを出力とするＮビ
ット２進カウンタと、 Ｅ位コントローラに付属するＨＤＬＣＩ−ランスミッタ
の出力とＮビット２進カウンタの圧力と論理和を生成し
、ＨＤＬＣ伝送路上に出力する論理和回路を有する。
ルに従って通信を行うコントローラシステムの、上位コ
ントローラから下位コントローラへの割込信号の送信装
置であって、ＨＤＬＣフレームフォーマットの中に通常
出現しないデータパターンを８ビットの１の連続パター
ンとするとき、−上位コントローラは、 ロード端子には割込信号が入力され、プリセットデータ
には８Ｈが設定され、カウント出力の８Ｈビットはカウ
ントイネーブル端子に入力され、クロックパルスを計数
して前記カウント出力の８．４ビットを出力とするＮビ
ット２進カウンタと、 Ｅ位コントローラに付属するＨＤＬＣＩ−ランスミッタ
の出力とＮビット２進カウンタの圧力と論理和を生成し
、ＨＤＬＣ伝送路上に出力する論理和回路を有する。
［作用〕
本発明の割込信号の送信方法においては、割込信号はＨ
ＤＬＣフレームフォーマットの中に通常出現しないパタ
ーン（以下、出現し、ないパターンと記す）をもつデー
タとしてＨＤＬＣフレーム中に取込まれてＨＤＬＣ伝送
路を経由して送信されるので、割込信号用の信号線は必
要でなくなり、さらに、割込信号は、割込要求が発生し
たときその時点のＨＤＬＣフレーム中に取込まれて送信
されるのでリアルタイムの送信か可能になる。また、Ｈ
Ｄ ＬＣフレーム中のデータをＣＲＣ演算した後に割込
信号が取込まれるので、割込信号か取込まれた情報フィ
ールドのデータはＣＲＣエラーとなる。したがって、受
信側は、このデータをデータとして取込むことはなく、
再送要求を行うことによって正しいデータを得ることが
できる。
ＤＬＣフレームフォーマットの中に通常出現しないパタ
ーン（以下、出現し、ないパターンと記す）をもつデー
タとしてＨＤＬＣフレーム中に取込まれてＨＤＬＣ伝送
路を経由して送信されるので、割込信号用の信号線は必
要でなくなり、さらに、割込信号は、割込要求が発生し
たときその時点のＨＤＬＣフレーム中に取込まれて送信
されるのでリアルタイムの送信か可能になる。また、Ｈ
Ｄ ＬＣフレーム中のデータをＣＲＣ演算した後に割込
信号が取込まれるので、割込信号か取込まれた情報フィ
ールドのデータはＣＲＣエラーとなる。したがって、受
信側は、このデータをデータとして取込むことはなく、
再送要求を行うことによって正しいデータを得ることが
できる。
本発明の割込信号の送信装置のＮビット２進カウンタは
、プリセット端子のプリセットデータが８Ｈに設定され
ているので、ロード端子に割込信号が入力するとカウン
ト出力の８゜ビットは“１”になる。その結果、カウン
トイネーブル入力は活性になり、計数が開始される。８
１ビットを除く他のビットはＯに設定されているので、
カウンタは、８発のクロックパルスを計数したとき、８
１ビットのカウント出力はＯＮになる。カウンタがクロ
ックパルスを計数している間は、カウント出力の下位ビ
ットは変化するけれど、すてに“１”になっている８Ｈ
ビットは変化しない。
、プリセット端子のプリセットデータが８Ｈに設定され
ているので、ロード端子に割込信号が入力するとカウン
ト出力の８゜ビットは“１”になる。その結果、カウン
トイネーブル入力は活性になり、計数が開始される。８
１ビットを除く他のビットはＯに設定されているので、
カウンタは、８発のクロックパルスを計数したとき、８
１ビットのカウント出力はＯＮになる。カウンタがクロ
ックパルスを計数している間は、カウント出力の下位ビ
ットは変化するけれど、すてに“１”になっている８Ｈ
ビットは変化しない。
そして、８１ビットのカウント出力が０□になったとき
、カウントイネーブル入力は不活性になって計数作動は
終了する。したがって、８□ビットのカウント出力は、
カウンタが８発のクロックパルスを計数している期間に
は“１”を出力し続けることになり、これは“１”が８
ビット連続した、ＮＲＺ符合の信号に相当する。この出
現しないパターンは論理和回路によってＨＤ ＬＣトラ
ンスミッタが出力するＣＲＣ演篇後の情報フィールドに
取込まれて伝送される。
、カウントイネーブル入力は不活性になって計数作動は
終了する。したがって、８□ビットのカウント出力は、
カウンタが８発のクロックパルスを計数している期間に
は“１”を出力し続けることになり、これは“１”が８
ビット連続した、ＮＲＺ符合の信号に相当する。この出
現しないパターンは論理和回路によってＨＤ ＬＣトラ
ンスミッタが出力するＣＲＣ演篇後の情報フィールドに
取込まれて伝送される。
第２図は、周知のＨＤＬＣフレームフォーマットで、フ
ィールドＦ、Ａ、Ｃ，Ｉ、ＣＲＣはそれぞれフラグシー
ケンス、アドレスフィールド、制御フィールド、情報フ
ィールド、フレーム検査シーケンスである。フラグシー
ケンスＦはフレーム同期信号で、ＨＤＬＣでは７ＥＨす
なわち“０１１＋１１１０”に定められている。したが
って、フレームシーケンス以外のフィールドおよびシー
ケンスの中に、フラグと一致するパターンが生しること
を防ぐために次の手法がとられている。すなわち、これ
らのフィールドおよびシーケンスの連続した５ビットが
“１”である場合には次のピットに“０”か挿入される
。そして受信側では、フラグパターン以外は、“１”か
５ピツト連続した後の“０”を必す削除することにすれ
ばこの“０”挿入が通信データに変化を与えないことに
なる。その結果、受信側においては、“１”か６ビット
連続するのがフラグパターンで、そわ以外では“１”か
連続する最大ビット長は５ビットである。したかって、
“′１”か７ビット以上連続するパターンは出現しない
パターンである。
ィールドＦ、Ａ、Ｃ，Ｉ、ＣＲＣはそれぞれフラグシー
ケンス、アドレスフィールド、制御フィールド、情報フ
ィールド、フレーム検査シーケンスである。フラグシー
ケンスＦはフレーム同期信号で、ＨＤＬＣでは７ＥＨす
なわち“０１１＋１１１０”に定められている。したが
って、フレームシーケンス以外のフィールドおよびシー
ケンスの中に、フラグと一致するパターンが生しること
を防ぐために次の手法がとられている。すなわち、これ
らのフィールドおよびシーケンスの連続した５ビットが
“１”である場合には次のピットに“０”か挿入される
。そして受信側では、フラグパターン以外は、“１”か
５ピツト連続した後の“０”を必す削除することにすれ
ばこの“０”挿入が通信データに変化を与えないことに
なる。その結果、受信側においては、“１”か６ビット
連続するのがフラグパターンで、そわ以外では“１”か
連続する最大ビット長は５ビットである。したかって、
“′１”か７ビット以上連続するパターンは出現しない
パターンである。
いま、出現しないパターンを、“１”か８ビット連続す
るパターン（以下、８ビット連続パターンと記す）であ
るとして、このパターンを４ヒッ１−２進カウンタを用
いて生成する場合には、最上位のプリセット入力端子Ｐ
４を“１”に設定し、他のプリセット入力端子ＰＩ、Ｐ
２．Ｐ３を“０”に設定すると、最上位のカウント出力
端子Ｑ４から８ビット連続パターンがＮＲＺ符合で出力
される。
るパターン（以下、８ビット連続パターンと記す）であ
るとして、このパターンを４ヒッ１−２進カウンタを用
いて生成する場合には、最上位のプリセット入力端子Ｐ
４を“１”に設定し、他のプリセット入力端子ＰＩ、Ｐ
２．Ｐ３を“０”に設定すると、最上位のカウント出力
端子Ｑ４から８ビット連続パターンがＮＲＺ符合で出力
される。
［実施例］
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の割込信号の送信方法を適用した通信シ
ステムの一実施例の要部のブロック図である。
ステムの一実施例の要部のブロック図である。
本実施例の通信システムは、上位コントローラ（図示せ
ず）と、上位コントローラの指令を受信して、機械の運
転を制御する複数の下位コントローラ（図示せず）間の
、マルチドロップ方式のＨＤＬＣ通信システムである。
ず）と、上位コントローラの指令を受信して、機械の運
転を制御する複数の下位コントローラ（図示せず）間の
、マルチドロップ方式のＨＤＬＣ通信システムである。
上位コントローラの送信装置は、Ｈｌ）ＬＣトランスミ
ッタ１、カウンタ２、論理和回路３、ＮＲＺ・マンチェ
スタ変換器４で成り、各々の下位コントローラの受信装
置は、マンチェスタ・ＮＲＺ変換器５、ＨＤＬＣレシー
バ６、シフトレジスタ７．８入力のアンド回路８で成っ
ている。
ッタ１、カウンタ２、論理和回路３、ＮＲＺ・マンチェ
スタ変換器４で成り、各々の下位コントローラの受信装
置は、マンチェスタ・ＮＲＺ変換器５、ＨＤＬＣレシー
バ６、シフトレジスタ７．８入力のアンド回路８で成っ
ている。
アンド回路８の出力は、ＣＰＵ （図示せず）の割込信
号になる。
号になる。
カウンタ２は４ビット２進カウンタで、ロード端子（負
論理）には、割込入力としてスキップ信号か入力される
。また、最−Ｅ位のプリセット入力端子Ｐ４には“１”
が設定され、その他のプリセット入力端子Ｐ、、Ｐ２．
Ｐ３には“０”か設定されている。さらに、最上位のカ
ウント出力Ｑ４はプリセットイネーブル端子Ｐおよびト
グルイネーブル端子Ｔに接続されている。スキップ信号
が活性になると、８ビット連続パターンかカウント出力
Ｑ４からＮＲＺ符合で出力される。
論理）には、割込入力としてスキップ信号か入力される
。また、最−Ｅ位のプリセット入力端子Ｐ４には“１”
が設定され、その他のプリセット入力端子Ｐ、、Ｐ２．
Ｐ３には“０”か設定されている。さらに、最上位のカ
ウント出力Ｑ４はプリセットイネーブル端子Ｐおよびト
グルイネーブル端子Ｔに接続されている。スキップ信号
が活性になると、８ビット連続パターンかカウント出力
Ｑ４からＮＲＺ符合で出力される。
ＨＤＬＣＩ−ランスミッタ１は、ＨＤ ＬＣフレームフ
ォーマットの情報フィールドに取込まれたデータについ
てＣＲＣ演算を施した後、フレームの内容をＮＲＺ符合
で出力する。
ォーマットの情報フィールドに取込まれたデータについ
てＣＲＣ演算を施した後、フレームの内容をＮＲＺ符合
で出力する。
論理和回路３は、ＨＤＬＣトランスミッタ１の出力と、
カウント出力端子Ｑ４の出力との論理和を生成して出力
する。したがって、カウント出力端子Ｑ４から８ビット
連続パターンが出力されている期間には、該８ビット連
続パターンか論理和回路３から出力され、８ビット連続
パターンか出力されていない期間には、ＨＤＬＣｈラン
スミッタ１の出力が論理和回路３から出力されるうＮＲ
Ｚ・マンチェスタ変換器４は、論理和回路３が出力した
ＮＲＺ符合の信号をマンチェスタ符合に変換し、クロッ
ク信号ＣＰ□に同期してシリアル伝送路上に出力する。
カウント出力端子Ｑ４の出力との論理和を生成して出力
する。したがって、カウント出力端子Ｑ４から８ビット
連続パターンが出力されている期間には、該８ビット連
続パターンか論理和回路３から出力され、８ビット連続
パターンか出力されていない期間には、ＨＤＬＣｈラン
スミッタ１の出力が論理和回路３から出力されるうＮＲ
Ｚ・マンチェスタ変換器４は、論理和回路３が出力した
ＮＲＺ符合の信号をマンチェスタ符合に変換し、クロッ
ク信号ＣＰ□に同期してシリアル伝送路上に出力する。
下位コントローラの受信装置のマンチェスタ・ＮＲＺ変
換器５は、シリアル伝送路上の信号を受信し、マンチェ
スタ符合からＮＲＺ符合に変換する。ＨＤＬＣレシーバ
６は、クロック信号ＣＰ□に同期して、マンチェスタ・
ＮＲＺ変換器５の出力を受信する。シフトレジスタ７は
、その直列入力に、マンチェスタ・ＮＲＺ変換器５の出
力を入力する。８入力のアンド回路８は、シフトレジス
タ７の８ビット並列出力を入力する。したがってアンド
回路８は、シフトレジスタ７の並列出力のすべてのビッ
トが“１”のとき、すなわち、シフトレジスタ７が８ビ
ット連続パターンを入力したとき、その出力を活性にす
る。
換器５は、シリアル伝送路上の信号を受信し、マンチェ
スタ符合からＮＲＺ符合に変換する。ＨＤＬＣレシーバ
６は、クロック信号ＣＰ□に同期して、マンチェスタ・
ＮＲＺ変換器５の出力を受信する。シフトレジスタ７は
、その直列入力に、マンチェスタ・ＮＲＺ変換器５の出
力を入力する。８入力のアンド回路８は、シフトレジス
タ７の８ビット並列出力を入力する。したがってアンド
回路８は、シフトレジスタ７の並列出力のすべてのビッ
トが“１”のとき、すなわち、シフトレジスタ７が８ビ
ット連続パターンを入力したとき、その出力を活性にす
る。
次に本実施例の動作を説明する。スキ７１４３号か不活
性のときには、カウンタ２のカウント出力Ｑ４は“０゛
を出力する。したかって論理和回路３はＨＤＬＣトラン
スミッタ１の出力信号を伝達する。ＨＤＬＣトランスミ
ッタ１の圧力信号は、ＮＲＺ・マンチェスタ変換器４、
マンチェスタ・ＮＲＺ変換器５を経由してＨＤＬＣレシ
ーバ６およびシフトレジスタ７に入力されるが、この信
号は８ビット連続パターンを含んでいないので、アンド
回路８の出力を活性にしない。
性のときには、カウンタ２のカウント出力Ｑ４は“０゛
を出力する。したかって論理和回路３はＨＤＬＣトラン
スミッタ１の出力信号を伝達する。ＨＤＬＣトランスミ
ッタ１の圧力信号は、ＮＲＺ・マンチェスタ変換器４、
マンチェスタ・ＮＲＺ変換器５を経由してＨＤＬＣレシ
ーバ６およびシフトレジスタ７に入力されるが、この信
号は８ビット連続パターンを含んでいないので、アンド
回路８の出力を活性にしない。
上位コントローラかスキップ信号を活性にすると、カウ
ンタ２のカウント出力Ｑ４は８ビット連続パターンを出
力し、このパターンは、論理和回路３、ＮＲＺ・マンチ
ェスタ変換器４、マンチェスタ・ＮＲＺ変換器５を経由
してＨＤＬＣレシーバ６およびシフトレジスタ７の直列
入力Ｓｌに入力される。シフトレジスタ７に入力した８
ビット連続パターンの信号は、シフトレジスタ７の並列
出力のすべてのビットを“１”にする。その結果、アン
ド回路８の出力は活性になり、割込信号が活性になる。
ンタ２のカウント出力Ｑ４は８ビット連続パターンを出
力し、このパターンは、論理和回路３、ＮＲＺ・マンチ
ェスタ変換器４、マンチェスタ・ＮＲＺ変換器５を経由
してＨＤＬＣレシーバ６およびシフトレジスタ７の直列
入力Ｓｌに入力される。シフトレジスタ７に入力した８
ビット連続パターンの信号は、シフトレジスタ７の並列
出力のすべてのビットを“１”にする。その結果、アン
ド回路８の出力は活性になり、割込信号が活性になる。
上位コントローラは、データ送信のタイミングでスキッ
プ信号をカウンタ２に入力するので、８ビット連続パタ
ーンは、論理和回路３によってＨＤＬＣのフレームフォ
ーマットの情報フィールドに取込まれる。しかし、該パ
ターンが情報フィールドに取込まれる前に送信すべきデ
ータについてＣＲＣ演算が終了しているので、フレーム
フォーマットのフレーム検査シーケンスの内容、すなわ
ち、送信すべきデータのＣＲＣ演算結果は、８ビット連
続パターンが取込まれた情報フィールドの内容に該当し
ない。したがって、このときのデータはＣＲＣエラーと
なり、下位コントローラは、このデータを上位コントロ
ーラから送信されたデータとして取込むことはなく、再
送要求を行うことによって正しいデータを得ることがで
きる。
プ信号をカウンタ２に入力するので、８ビット連続パタ
ーンは、論理和回路３によってＨＤＬＣのフレームフォ
ーマットの情報フィールドに取込まれる。しかし、該パ
ターンが情報フィールドに取込まれる前に送信すべきデ
ータについてＣＲＣ演算が終了しているので、フレーム
フォーマットのフレーム検査シーケンスの内容、すなわ
ち、送信すべきデータのＣＲＣ演算結果は、８ビット連
続パターンが取込まれた情報フィールドの内容に該当し
ない。したがって、このときのデータはＣＲＣエラーと
なり、下位コントローラは、このデータを上位コントロ
ーラから送信されたデータとして取込むことはなく、再
送要求を行うことによって正しいデータを得ることがで
きる。
［発明の効果］
以上説明したように本発明は、ＨＤＬＣフレーム中に通
常出現しないパターンの信号を割込要求の発生に応答し
て生成し、該出現しないパターンをデータとして、通常
のデータと共に、ＨＤＬＣフレームと同じ伝送路によっ
て送信することにより、割込信号を送信するために専用
の伝送路を必要とせず、リアルタイムで割込みを実行す
ることができる効果がある。
常出現しないパターンの信号を割込要求の発生に応答し
て生成し、該出現しないパターンをデータとして、通常
のデータと共に、ＨＤＬＣフレームと同じ伝送路によっ
て送信することにより、割込信号を送信するために専用
の伝送路を必要とせず、リアルタイムで割込みを実行す
ることができる効果がある。
第１図は本発明の割込信号の送信方法を適用した通信シ
ステムの一実施例の要部のブロック図、第２図は周知の
ＨＤＬＣフレームフォーマットを示す図である。 １・・・ＨＤＬＣ）ランスミッタ、 ２・・・カウンタ、 ３・・・論理和回路、 ４−Ｎ ＲＺ・マンチェスタ変換器、 ５・・・マンチェスタ・ＮＲＺ変換器、６−ＨＤ Ｌ
Ｃレシーバ、 ７・・・シフトレジスタ、 ８・・・アンド回路。
ステムの一実施例の要部のブロック図、第２図は周知の
ＨＤＬＣフレームフォーマットを示す図である。 １・・・ＨＤＬＣ）ランスミッタ、 ２・・・カウンタ、 ３・・・論理和回路、 ４−Ｎ ＲＺ・マンチェスタ変換器、 ５・・・マンチェスタ・ＮＲＺ変換器、６−ＨＤ Ｌ
Ｃレシーバ、 ７・・・シフトレジスタ、 ８・・・アンド回路。
Claims (2)
- （１）ＨＤＬＣ伝送プロトコルに従って通信を行うコン
トローラシステムの、上位コントローラから下位コント
ローラへの割込信号の送信方法において、 上位コントローラから下位コントローラへ割込要求が生
じたとき、上位コントローラは、ＨＤＬＣフレームフォ
ーマットの中に通常出現しないデータパターンを発生さ
せ、 上位コントローラは、下位コントローラに送信すべきデ
ータをＣＲＣ演算した後に、前記データパターンをデー
タとして前記フレームフォーマット中に取込んで、その
フレームをＨＤＬＣ伝送路を経由して下位コントローラ
に送信し、 下位コントローラは、上位コントローラから送信された
信号を受信し、受信信号中に前記データパターンを検出
したときには、該下位コントローラに属するＣＰＵへの
割込信号を活性にすることを特徴とする割込信号の送信
方法。 - （２）ＨＤＬＣ伝送プロトコルに従って通信を行うコン
トローラシステムの、上位コントローラから下位コント
ローラへの割込信号の送信装置において、ＨＤＬＣフレ
ームフォーマットの中に通常出現しないデータパターン
を８ビットの１の連続パターンとするとき、上位コント
ローラは、ロード端子には割込信号が入力され、プリセ
ットデータには８＿Ｈが設定され、カウント出力の８＿
Ｈビットはカウントイネーブル端子に入力され、クロッ
クパルスを計数して前記カウント出力の８＿Ｈビットを
出力とするＮビット２進カウンタと、 上位コントローラに付属するＨＤＬＣトランスミッタの
出力とＮビット２進カウンタの出力との論理和を生成し
、ＨＤＬＣ伝送路上に出力する論理和回路を有すること
を特徴とする割込信号の送信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2247156A JPH0744584B2 (ja) | 1990-09-19 | 1990-09-19 | 割込信号の送信方法とその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2247156A JPH0744584B2 (ja) | 1990-09-19 | 1990-09-19 | 割込信号の送信方法とその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04127640A true JPH04127640A (ja) | 1992-04-28 |
| JPH0744584B2 JPH0744584B2 (ja) | 1995-05-15 |
Family
ID=17159272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2247156A Expired - Fee Related JPH0744584B2 (ja) | 1990-09-19 | 1990-09-19 | 割込信号の送信方法とその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744584B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200432A (ja) * | 1993-12-17 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | データ通信方法及びシステム連結装置 |
-
1990
- 1990-09-19 JP JP2247156A patent/JPH0744584B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200432A (ja) * | 1993-12-17 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | データ通信方法及びシステム連結装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744584B2 (ja) | 1995-05-15 |
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