JPH04127719A - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

Info

Publication number
JPH04127719A
JPH04127719A JP2249102A JP24910290A JPH04127719A JP H04127719 A JPH04127719 A JP H04127719A JP 2249102 A JP2249102 A JP 2249102A JP 24910290 A JP24910290 A JP 24910290A JP H04127719 A JPH04127719 A JP H04127719A
Authority
JP
Japan
Prior art keywords
frequency
filter
loop filter
capacitor
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2249102A
Other languages
English (en)
Other versions
JP2748676B2 (ja
Inventor
Masaki Ichihara
正貴 市原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2249102A priority Critical patent/JP2748676B2/ja
Priority to DE69118469T priority patent/DE69118469T2/de
Priority to EP91115823A priority patent/EP0476605B1/en
Priority to AU84579/91A priority patent/AU644559B2/en
Priority to CA002051725A priority patent/CA2051725C/en
Priority to US07/762,903 priority patent/US5170130A/en
Publication of JPH04127719A publication Critical patent/JPH04127719A/ja
Application granted granted Critical
Publication of JP2748676B2 publication Critical patent/JP2748676B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＰＬＬ回路に関し、特にディジタル無線通信装
置のチャネル指定用に用いられて周波数の引込みを高速
に行う必要があるＰＬＬ回路回路間する。
〔従来の技術］ 近年、ＴＤＭＡ方式を用いたディジタル移動無線電話機
の実用化が検討されている。これらの方式では、信号を
バースト状に送受信し、しかもバースト毎に高速に周波
数ホッピングする機能が要求される。この要求を実現す
るためには、高速に通話チャネルを切替えねばならず、
したがって周波数引込み時間の極めて短いＰＬＬ回路が
必要とされる。
第３図は従来のＰＬＬ回路の一例を示すブロック回路図
である。ＶＣＯ（電圧制御発振器）５の出力信号１３は
、分周器６でＮ分周される。この分周された信号８と、
基準信号発生器１の基準信号７との位相差を位相比較器
２で検出する。その位相差検出信号９．１０でチャージ
ポンプ回路３を駆動し、その出力信号１１をラグリード
型のループフィルタ４で平滑化した後、ＶＣＯ５に制御
信号１２として印加する。チャージポンプ回路３は複数
個の抵抗１４〜１８と、２個のトランジスタ１９．２０
で構成される。また、ループフィルタ４は２個の抵抗２
１．２２とコンデンサ２３とで構成される。
これにより、位相制御ループが形成され、ＶＣＯ５の出
力周波数が基準信号７の周波数のＮ倍になるように自動
的に調整される。
このＰＬＬ回路において、周波数引込み時間を短縮する
対策として、ループフィルタ４のカットオフ周波数を高
くすることが考えられており、これによりループの応答
速度が高まり、周波数引込み時間が短くされる。ところ
が、ループフィルタのカットオフ周波数が高いとループ
の安定度が悪くなり、しかも雑音帯域の増大により、ス
ペクトルの純度が劣化する。
このように、ループフィルタのカットオフ周波数を高め
れば、周波数引込み速度は改善されるが、周波数引込み
後の定常状態における性能が劣化する。
このような問題を解決するために、ループフィルタのカ
ットオフ周波数を変化させる対策が用いられている。
第４図はその一例の回路図である。この例は、コンデン
サ２３と並列にアナログスイッチ２６とコンデンサ４６
の直列回路を接続し、このアナログスイッチ２６を切替
制ｆｌＩ端子３４に印加される信号によってオン、オフ
させる構成である。すなわち、周波数引込み段階ではア
ナログスイッチ２６をオフにし、ラグリードフィルタを
構成するコンデンサの容量をコンデンサ２３単独とし、
その容量を小さくして、カットオフ周波数を上げる。ま
た、定常状態においてはアナログスイッチ２６をオンさ
せて、コンデンサの容量をコンデンサ２３と４６の和と
し、容量を大きくしてカットオフ周波数を下げている。
また、他の対策として第５図に示す回路例がある。この
例はラグリードフィルタ４の抵抗値を切替える対策であ
り、抵抗２１と直列に抵抗４７を付設し、これをアナロ
グスイッチ２６により短絡し得るように構成している。
この構成では、アナログスイッチ２６をオン、オフする
ことでラグリードフィルタに直列に接続された抵抗値が
変化され、これによりラグリードフィルタのカットオフ
周波数が変化される。
［発明が解決しようとする課題］ しかしながら、前記した各対策では、それぞれ次のよう
な問題が生している。
第４図の対策では、前記したような従来の矛盾は解決で
きるが、アナログスイッチ２６をオフからオンする時に
コンデンサ２３とコンデンサ４６にチャージされた電圧
が異なると、ループフィルタの出力１２の電位が不連続
に変化するため、ＶＣＯ５の出力周波数が全く予期せぬ
値に飛んでしまうという問題が生じる。
また、第５図の対策では、第４図の対策で生したような
周波数飛びの不具合は防止できる。しかしながら、ラグ
リードフィルタの場合は、抵抗２２の値が抵抗２１の値
に比べて無視できない程太きくなると、カントオフ周波
数とダンピングファクタを独立に設定することが困難に
なるので、設計の自由度が大きく制約されるという問題
が生しる。
そこで、第４図や第５図のようなラグリードフィルタの
部品定数を切替えるという対策ではなく、フィルタその
ものを切替えることが考えられる。
例えば、周波数引込み状態ではノイズが多いが、カット
オフ周波数やダンピングファクタの設計が自由にでき、
高速化が容易なアクティブフィルタを用い、周波数引込
み後はノイズの少ないラグリードフィルタで安定化する
方法が理想的である。
しかしながら、この方法においても、第４図の回路と同
様にフィルタの切替え時の出力電位の不連続が生じるこ
とは避けられない。
本発明の目的は、フィルタ切替えに伴う従来の方法の問
題点であるフィルタ出力量の不連続が全くない方法を提
供するものである。
（課題を解決するための手段〕 本発明のＰＬＬ回路は、■ＣＯＯ分周出力と基準信号と
の位相差を検出する位相比較器の検出信号により駆動さ
れるチャージポンプ回路の出力を平滑化するための第１
のループフィルタを備えたＰＬＬ回路に、チャージポン
プ回路の出力を平滑化する第２のループフィルタを設け
、周波数の引込み時には第２のループフィルタの出力を
第１のループフィルタのコンデンサに接続し、周波数の
引込みが完了したときには第２のループフィルタを第１
のループフィルタから切り離すように構成している。
また、位相比較器の出力で駆動される第２のチャージポ
ンプ回路と、この第２のチャージポンプ回路の出力を平
滑化する第２のループフィルタを設け、周波数の引込み
時には第２のループフィルタの出力を第１ループフイル
タのコンデンサに接続し、周波数の引込みが完了したと
きには第２のループフィルタを第１のループフィルタか
ら切り離すように構成してもよい。
〔作用〕
本発明によれば、周波数の引込み時には、第２のループ
フィルタを第１のループフィルタのコンデンサに接続し
てその充放電時間を短縮させることで、周波数引込みの
高速化が実現される。また、周波数引込み後は、第２の
ループフィルタを第１のループフィルタから切り離すこ
とで、コンデンサを本来の時間で充放電させ、ノイズを
低減して周波数の安定化を図る。
〔実施例〕
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例のブロック回路図であり、
第３図のＰＬＬ回路と同一部分には同一符号を付しであ
る。
この実施例では、第３図の構成において、チャージポン
プ回路３の出力端と、ラグリード型のループフィルタ、
すなわち第１のループフィルタ４のコンデンサ２３の上
端との間に、アナログスイッチ２４．２６を介して第２
のループフィルタ２５が接続されている。この第２のル
ープフィルタ２５は、抵抗２７．２Ｂ、コンデンサ２９
および演算増幅器３０で構成されるアクティブフィルタ
と、抵抗３１．３２および演算増幅器３０で構成される
反転増幅器とで構成される。また、アナログスイッチ２
４．２６はそれぞれ切替制御端子３４に接続され、この
切替制御端子３４に入力される信号によってオン、オフ
制御される。
この構成によれば、周波数引込み状態においてはアナロ
グスイッチ２４と２６を閉じ、第２のループフィルタ２
５を通してコンデンサ２３に通電することで、コンデン
サ２３は通常の充放電電流に第２ループフイルタ２５か
らの充放電電流が加えられて急速充放電し、これによっ
て周波数引込み時間を短縮している。一方、周波数引込
み完了後はアナログスイッチ２４．２６をオフにし、コ
ンデンサ２３への通電を停止することで、コンデンサ２
３は通常の状態で動作され、ラグリートフィルタ４で周
波数の安定化を行う。
また、この構成によれば、ラグリードフィルタ４のコン
デンサ２３には常にＶＣＯ５の制御電圧が連続して通電
されるため、第２ループフイルタ２５の接続の切替えに
よる出力電位の不連続、ひいては周波数の飛びが生じる
ことはない。
第２図は本発明の第２実施例のブロック回路しである。
この実施例では第１図の回路のアナ口てスイッチ２４の
代わりに第２のチャージポンプＬ路３５を用いている。
この第２のチャージポン二回路３５はチャージポンプ回
路３と同様の構成イしており、複数個の抵抗３６〜４ｏ
と、２個のランジスタ４１，４２で構成される。そして
、この第２のチャージポンプ回路３５は、ＮＡＮＤう一
ト４３．ＮＯＲゲート４４．インバータ４５づ通して位
相比較器２の出力と切替制御端子３４２切替信号とで駆
動されており、この結果チャージポンプ回路３とは相補
的な動作をする。したが。
て、この場合は第１図の抵抗３１．３２及び演算増幅器
３３で構成される反転増幅器が不要になイこの構成によ
れば、インバータ４５　　ＮＡＮＯ：ゲート４３．ＮＯ
Ｒゲート４４の作用により、Ｑ替制御端子３４がＬＯＷ
レヘレベなると、第２ｃチヤージポンプ回路３５のトラ
ンジスタ４１．４２が共にオフになるので、第１図のア
ナログスイッチ２４を用いる場合と全く等価な動作が可
能となる。これにより、この実施例においても、ラグリ
ードフィルタ４のコンデンサ２３の充放電を制御し、周
波数の引込み時間の短縮と、周波数の安定化を行うこと
ができる。
〔発明の効果〕
以上説明したように本発明は、第２のループフィルタを
用い、これをスイッチ手段や第２のチャージポンプ回路
によってオン、オフ制御することで、ラグリードフィル
タのコンデンサの充放電を制御することができ、これに
より周波数引き込み状態では高速な周波数の引き込みを
可能とし、周波数引き込み後はノイズの少ない状態で周
波数の安定化を図ることができ、さらにフィルタの切り
替えに伴うフィルタ出力電位の不連続を解消して周波数
の安定保持を図ることができる効果がある。
【図面の簡単な説明】
第１図は本発明の第１実施例のブロック回路図、第２図
は本発明の第２実施例のブロック回路図、第３図は従来
のＰＬＬ回路のブロック回路図、第４図および第５図は
それぞれ従来の異なる対策を施した一部の回路図である
。 ｌ・・・基準信号発生器、２・・・位相比較器、３・・
・チャージポンプ回路、４・・・ループフィルタ、５・
・・電圧制御発振器（ＶＣＯ）、６・・・分周器、７・
・・基準信号、８・・・分周器出力信号、９　１０・・
・チャージポンプ駆動信号、１１・・・チャージポンプ
出力信号、１２・・・■ＣＯ制御信号、１３・・・■Ｃ
Ｏ出力信号、１４〜１８・・・抵抗、１９．２０・・・
トランジスタ、２１．２２・・・抵抗、２３・・・コン
デンサ、２４・・・アナログスイッチ、２５・・・第２
のループフィルタ、２６・・・アナログスイッチ、２７
．２８・・・抵抗、２９・・・コンデンサ、３０・・・
演算増幅器、３１．３２・・・抵抗、３３・・・演算増
幅器、３４・・・切替制御端子、３５・・・第２のチャ
ージポンプ回路、３６〜４０・・・抵抗、４１．４２・
・・トランジスタ、４３・・・ＮＡＮＤゲート、４４・
・・ＮＯＲゲート、４５・・・インバータ、４６・・・
コンデンサ、４７・・・抵抗。

Claims (1)

  1. 【特許請求の範囲】 １、電圧制御発振器と、この電圧制御発振器の出力信号
    を分周する分周器と、この分周器の出力信号の位相を基
    準信号の位相と比較してその位相差を検出する位相比較
    器と、この位相比較器の出力信号で駆動されるチャージ
    ポンプ回路と、このチャージポンプ回路の出力を平滑化
    するための第１のループフィルタとを備え、この第１の
    ループフィルタの出力電圧によって前記電圧制御発振器
    の周波数を制御するＰＬＬ回路において、前記チャージ
    ポンプ回路の出力を平滑化する第２のループフィルタを
    設け、周波数の引込み時には第２のループフィルタの出
    力を前記第１のループフィルタのコンデンサに接続し、
    周波数の引込みが完了したときには第２のループフィル
    タを第１のループフィルタから切り離すように構成した
    ことを特徴とするＰＬＬ回路。 ２、電圧制御発振器と、この電圧制御発振器の出力信号
    を分周する分周器と、この分周器の出力信号の位相を基
    準信号の位相と比較してその位相差を検出する位相比較
    器と、この位相比較器の出力信号で駆動される第１のチ
    ャージポンプ回路と、この第１のチャージポンプ回路の
    出力を平滑化するための第１のループフィルタとを備え
    、この第１のループフィルタの出力電圧によって前記電
    圧制御発振器の周波数を制御するＰＬＬ回路において、
    前記位相比較器の出力で駆動される第２のチャージポン
    プ回路と、この第２のチャージポンプ回路の出力を平滑
    化する第２のループフィルタを設け、周波数の引込み時
    には第２のループフィルタの出力を前記第１のループフ
    ィルタのコンデンサに接続し、周波数の引込みが完了し
    たときには第２のループフィルタを第１のループフィル
    タから切り離すように構成したことを特徴とするＰＬＬ
    回路。
JP2249102A 1990-09-19 1990-09-19 Ｐｌｌ回路 Expired - Fee Related JP2748676B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2249102A JP2748676B2 (ja) 1990-09-19 1990-09-19 Ｐｌｌ回路
DE69118469T DE69118469T2 (de) 1990-09-19 1991-09-18 Phasenregelschleife-Schaltung mit einem zusätzlichen Schleifenfilter
EP91115823A EP0476605B1 (en) 1990-09-19 1991-09-18 Phase lock loop circuit comprising a subsidiary loop filter
AU84579/91A AU644559B2 (en) 1990-09-19 1991-09-18 Phase lock loop circuit comprising a subsidiary loop filter
CA002051725A CA2051725C (en) 1990-09-19 1991-09-18 Phase lock loop circuit comprising a subsidiary loop filter
US07/762,903 US5170130A (en) 1990-09-19 1991-09-19 Phase lock loop circuit with a subsidiary loop filter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2249102A JP2748676B2 (ja) 1990-09-19 1990-09-19 Ｐｌｌ回路

Publications (2)

Publication Number Publication Date
JPH04127719A true JPH04127719A (ja) 1992-04-28
JP2748676B2 JP2748676B2 (ja) 1998-05-13

Family

ID=17187989

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2249102A Expired - Fee Related JP2748676B2 (ja) 1990-09-19 1990-09-19 Ｐｌｌ回路

Country Status (6)

Country Link
US (1) US5170130A (ja)
EP (1) EP0476605B1 (ja)
JP (1) JP2748676B2 (ja)
AU (1) AU644559B2 (ja)
CA (1) CA2051725C (ja)
DE (1) DE69118469T2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249560B1 (en) 1995-12-15 2001-06-19 Nec Corporation PLL circuit and noise reduction means for PLL circuit
JP2017200177A (ja) * 2016-04-25 2017-11-02 株式会社日立国際電気 Ｐｌｌ回路、受信装置および無線通信装置

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2819876B2 (ja) * 1991-08-20 1998-11-05 松下電器産業株式会社 周波数シンセサイザ
JPH06112817A (ja) * 1992-09-25 1994-04-22 Fujitsu Ltd Ｐｌｌ 周波数シンセサイザ回路
JP3001735B2 (ja) * 1992-11-10 2000-01-24 三菱電機株式会社 位相同期ループ周波数シンセサイザ
JP2933472B2 (ja) * 1993-10-04 1999-08-16 日本電気アイシーマイコンシステム株式会社 位相同期回路
US5440515A (en) * 1994-03-08 1995-08-08 Motorola Inc. Delay locked loop for detecting the phase difference of two signals having different frequencies
US5794130A (en) * 1994-04-26 1998-08-11 Funai Electric Engineering Company Limited Wireless communication system having improved PLL circuits
JP3795098B2 (ja) * 1994-05-09 2006-07-12 シリコン システムズ インコーポレーテッド 位相検出器型フェーズ・ロック・ループ
US5546053A (en) * 1994-07-27 1996-08-13 Texas Instruments Incorporated Phase locked loop having booster circuit for rapid lockup
US5568096A (en) * 1995-04-19 1996-10-22 Telefonaktiebolaget Lm Ericsson Apparatus and method for using negative FM feedback in high quality oscillator devices
JP3388071B2 (ja) * 1995-09-20 2003-03-17 富士通株式会社 位相同期回路、および位相同期回路を含む半導体装置
US5926515A (en) * 1995-12-26 1999-07-20 Samsung Electronics Co., Ltd. Phase locked loop for improving a phase locking time
US5694062A (en) * 1996-02-02 1997-12-02 Lsi Logic Corporation Self-timed phase detector and method
US5675291A (en) * 1996-02-16 1997-10-07 National Semiconductor Corporation Phase-lock loop with reduced acquistion time
DE19611219A1 (de) * 1996-03-21 1997-09-25 Fraunhofer Ges Forschung Phasenregelschleife mit umschaltbarer Schleifenbandbreite
US5724008A (en) * 1996-05-02 1998-03-03 International Business Machines Corporation Phase-locked loop with charge distribution
JP3119205B2 (ja) * 1997-07-18 2000-12-18 日本電気株式会社 Ｐｌｌ回路
US5959478A (en) * 1997-10-31 1999-09-28 Vlsi Technology, Inc. Phase-locked loop having improved locking times and a method of operation therefore
US6546059B1 (en) * 1999-12-28 2003-04-08 Intel Corporation Adaptive integrated PLL loop filter
US6377091B1 (en) * 2000-02-04 2002-04-23 Cadence Design Systems, Inc. Mechanism for maintaining relatively constant gain in a multi-component apparatus
JP3818624B2 (ja) * 2000-02-23 2006-09-06 株式会社ルネサステクノロジ 無線通信システム
US6844763B1 (en) * 2002-08-29 2005-01-18 Analog Devices, Inc. Wideband modulation summing network and method thereof
US7872535B2 (en) * 2006-12-06 2011-01-18 Broadcom Corporation Phase locked loop with capacitive loop filter
US7812677B2 (en) * 2007-11-30 2010-10-12 Itt Manufacturing Enterprises, Inc. Synthesizer characterization in real time
KR101283468B1 (ko) * 2009-11-19 2013-07-23 한국전자통신연구원 루프필터 및 이를 포함하는 위상 고정 루프
CN102131063A (zh) * 2011-01-16 2011-07-20 合肥润东通讯科技有限公司 与数字电视调谐芯片配合工作的有源环路低通滤波器
US10401409B2 (en) * 2016-04-22 2019-09-03 Infineon Technologies Austria Ag Capacitance determination circuit and method for determining a capacitance
DE102018204971B3 (de) 2018-04-03 2019-10-02 Volkswagen Aktiengesellschaft Batteriesystem für ein Kraftfahrzeug und Kraftfahrzeug
CN112671397B (zh) * 2021-01-13 2023-06-09 河南科技大学 辅助锁相环加速充电的开关控制逻辑电路及锁相环电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0228144U (ja) * 1988-08-12 1990-02-23
JPH02100519A (ja) * 1988-10-07 1990-04-12 Nippon Telegr & Teleph Corp <Ntt> 周波数シンセサイザ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4007429A (en) * 1976-01-19 1977-02-08 Gte International Incorporated Phase-locked loop having a switched lowpass filter
DE3142612A1 (de) * 1981-10-28 1983-05-11 Philips Patentverwaltung Gmbh, 2000 Hamburg Schaltungsanordnung mit einem umschaltbaren glaettungsglied
JPS58130631A (ja) * 1982-01-28 1983-08-04 Fujitsu Ltd フエイズロツクドル−プ
US4559505A (en) * 1983-01-04 1985-12-17 Motorola, Inc. Frequency synthesizer with improved priority channel switching
US4745371A (en) * 1985-08-02 1988-05-17 Libera Developments Limited Phase-locked digital synthesizer
US4752749A (en) * 1986-12-22 1988-06-21 Rockwell International Corporation Fast response tuner
US4937536A (en) * 1988-08-19 1990-06-26 Hughes Aircraft Company Fast settling phase lock loop
JPH02177725A (ja) * 1988-12-28 1990-07-10 Fujitsu Ltd Ｐｌｌシンセサイザ回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0228144U (ja) * 1988-08-12 1990-02-23
JPH02100519A (ja) * 1988-10-07 1990-04-12 Nippon Telegr & Teleph Corp <Ntt> 周波数シンセサイザ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249560B1 (en) 1995-12-15 2001-06-19 Nec Corporation PLL circuit and noise reduction means for PLL circuit
JP2017200177A (ja) * 2016-04-25 2017-11-02 株式会社日立国際電気 Ｐｌｌ回路、受信装置および無線通信装置

Also Published As

Publication number Publication date
CA2051725C (en) 1995-12-19
US5170130A (en) 1992-12-08
AU644559B2 (en) 1993-12-09
EP0476605A3 (en) 1993-01-13
AU8457991A (en) 1992-03-26
EP0476605A2 (en) 1992-03-25
DE69118469D1 (de) 1996-05-09
DE69118469T2 (de) 1996-11-28
CA2051725A1 (en) 1992-03-20
EP0476605B1 (en) 1996-04-03
JP2748676B2 (ja) 1998-05-13

Similar Documents

Publication Publication Date Title
JP2748676B2 (ja) Ｐｌｌ回路
JP3001735B2 (ja) 位相同期ループ周波数シンセサイザ
US5534823A (en) Phase locked loop (PLL) circuit having variable loop filter for shortened locking time
WO1993005578A1 (fr) Synthetiseur de frequence
US5332978A (en) Frequency synthesizer
EP0360442A1 (en) Frequency sythesizer
JP4282792B2 (ja) 出力段、チャージポンプ、復調器及び無線電話デバイス
JPH0548454A (ja) 周波数シンセサイザ
JPH0447812A (ja) 周波数シンセサイザ
KR20050105213A (ko) 2π 슬립 검출을 이용하여 위상 동기 루프(ＰＬＬ)합성기를 거칠게 동조시키는 시스템 및 방법
CN211830580U (zh) 浮动电源供电的轨对轨超低失配电荷泵电路
US6549079B1 (en) Feedback systems for enhanced oscillator switching time
JPWO1993005578A1 (ja) 周波数シンセサイザ
US11374580B2 (en) Charge pump phase locked loop with low controlled oscillator gain
JP2778421B2 (ja) チャージポンプ型位相同期ループ
US6278333B1 (en) Phase lock loop with dual state charge pump and method of operating the same
US7339420B2 (en) Method of switching PLL characteristics and PLL circuit
US5675292A (en) Phase lock loop enabling smooth loop bandwidth switching over a wide range
JP3196409B2 (ja) Ｐｌｌ回路
JP2005236431A (ja) 周波数シンセサイザー
CN108566199B (zh) 一种锁相环及频率控制方法
JPH0267821A (ja) 周波数シンセサイザ
JP4653000B2 (ja) プリスケーラ及びバッファ
JPH02100519A (ja) 周波数シンセサイザ
JP2006067565A (ja) Ｐｌｌ特性切り換え方法およびｐｌｌ回路

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees