JPH02177725A - Ｐｌｌシンセサイザ回路 - Google Patents

Ｐｌｌシンセサイザ回路

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JPH02177725A
JPH02177725A JP63332371A JP33237188A JPH02177725A JP H02177725 A JPH02177725 A JP H02177725A JP 63332371 A JP63332371 A JP 63332371A JP 33237188 A JP33237188 A JP 33237188A JP H02177725 A JPH02177725 A JP H02177725A
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frequency
signal
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Kazuyuki Nonaka
和幸 野中
Takehiro Akiyama
秋山　岳洋
Kouji Takegawa
功滋 竹川
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Fujitsu VLSI Ltd
Fujitsu Ltd
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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    • H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 出力信号周波数を設定周波数に対し常に一致させるよう
に動作するＰＬＬシンセサイザ回路に関し、 出力信号の信号純度を低下させることなく設定周波数の
変更時のロックアツプタイムを短縮することを目的とし
、 外部からの設定周波数に基く設定信号と電圧制御発振器
の出力信号の周波数及び位相差に基いてＰ　Ｌ　Ｌｆｌ
Ｑ１１部から出力される電圧信号をローパスフィルタを
介して電圧制御発振器に出力して、その電圧制御発振器
の出力信号周波数を設定周波数と一致させるＰＬＬシン
セサイザ回路において、設定周波数の切換え時に所定時
間に限り前記ローパスフィルタを短絡する切換え部で構
成する。
［産業上の利用分野］ この発明は出力信号周波数を設定周波数に対し常に一致
させるように動作するＰＬＬシンセサイザ回路に関する
ものである。
ＰＬＬシンセサイザ回路は設定された周波数と出力信号
周波数とを一致させるように動作する負帰還回路である
が、その負帰還ループには出力信号の信号純度を向上さ
せるためにローパスフィルタが介在されている。このた
め、設定周波数を切換える場合には出力信号周波数がそ
の設定周波数に固定されるまでに前記ローパスフィルタ
の時定数に基くロックアツプタイムを必要としている９
［従来の技術］ 従来のＰＬＬシンセサイザ回路の一例を第５図に従って
説明すると、ＰＬＬ演算部１には外部回路からクロック
信号ＣＫ、設定周波数データＤＡ及びストローブ信号Ｓ
ＴＢが入力され、設定周波数データＤＡが入力された状
態でストローブ信号ＳＴＢが入力されるとタロツク信号
ＣＫに基いて設定周波数データＤＡがＰＬＬ演算部１に
書込まれる。すると、ＰＬＬ演算部１は水晶発振器２の
基準周波数に基いて設定周波数データＤＡを分周して設
定信号ｆｒを位相比較器３に出力する。
また、ＰＬＬ演算部１には後記プリスケ〜う７の出力信
号が入力され、ＰＬＬ演算部１はそのプリスケーラ７の
出力信号を分周して帰還信号ｆｐとして位相比較器３に
出力する。
位相比較器３は設定信号ｆｒと帰還信号ｆρとに基いて
両信号の周波数及び位相差に応じたパルス信号φ「、φ
ｐをチャージポンプ４に出力し、チャージポンプ４はそ
のパルス信号φ「、φｐに基いて例えば第６図に示す出
力信号ＳＧＩをローパスフィルタ５（以下ＬＰＦという
）に出力する。
この出力信号ＳＧＩは直流成分にパルス成分が含まれた
ものであり、その直流成分は前記パルス信号φ「、φｐ
の周波数の変動にともなって昇降し、パルス成分はパル
ス信号ｉｒ　、　ｔｂｏの位相差に基いて変化する。
すなわち、パルス信号φｐの位相がパルス信号φ「の周
波数より遅れている場合には出力信号Ｓ０１のパルス成
分のうちＨ成分ＰＨが大きくなり、反対にパルス信号φ
ｐの周波数がパルス信号φ「の周波数より進んでいる場
合には出力信号ＳＧ１のパルス成分のうちし成分Ｐ［が
大きくなる。
ＬＰＦ５はチャージポンプ４の出力信号ＳＧＩを平滑し
てパルス成分を除去した出力信号ＳＧ２を電圧制御発振
器（以下ｖＣＯという）６に出力し、そのＶＣＯ６はＬ
ＰＦ５の出力信号ＳＧ２の電圧値に応じた周波数の出力
信号ＳＧ３を出力する。
また、ＶＣＯ６の出力信号ＳＧ３はプリスゲ−ラフで分
周されて、前記ＰＬＬ演算部１に帰還され、そのＰＬＬ
演算部１でさらに分周されて前記帰還信号ｆＤとして位
相比較器３に出力される。
このようなＰＬＬシンセサイザ回路において設定周波数
データＤＡを外部入力により周波数Ｆ１から同Ｆ２に変
更した場合、第７図（ａ）に示すストローブ信号ＳＴＢ
の入力にともなってＰＬＬ演算部１から出力される設定
信号ｆｒの周波数ｆ「１が例えば同ｆｒ２に引上げられ
て、チャージポンプ４の出力信号ＳＧＩは第７図（ｃ）
に示すようにそのＤＣレベルが上昇するため、同図（ｄ
）に示すようにＬＰＦ５の出力信号ＳＧ２の電圧値も上
昇し、これにともなって同図（ｅ）に示すようにＶＣＯ
６の出力信号ＳＧ３の周波数もそれまで設定されていた
周波数Ｆ１から新たに設定された周波数Ｆ２に移行する
。そして、ＶＣＯ６の出力信号ＳＧ３はプリスケーラ７
を介してＰＬＬ演算部１に常に帰還されているので、こ
の負帰還ループにより帰還信号ｆＤが新たな設定信号ｆ
ｒ２に一致するように動作する。また、設定信号ｆｒが
引下げられた場合にはチャージポンプ４の出力信号Ｓ０
１のＤＣレベルが低下して同様に新たな設定周波数に収
束する。
従って、このようなＰＬＬシンセサイザ回路では１個の
水晶発振器２で種々の周波数を水晶制御と同等の安定度
で出力可能となる。なお、第７図（ｃ）においてはチャ
ージポンプ４の出力信号Ｓ０１のＤＣレベルの変化のみ
を表示し、その出力信号ＳＧＩに含まれるパルス成分の
表示は省略している。
［発明が解決しようとする課ＩＩ！］ ところが、上記のようなＰＬＬシンセサイザ回路ではチ
ャージポンプ４の出力信号ＳＧＩがＬＰＦ５を介してＶ
ＣＯ６に出力されるため、設定周波数データＤＡの変更
に基いてチャージポンプ４の出力信号ＳＧＩのＤＣレベ
ルが変動してから■ＣＯ６の出力信号ＳＧ３の周波数が
新たな設定周波数Ｆ２に収束するまでに、ＬＰＦ５の時
定数に基くロックアツプタイムｔ１が存在し、このＰＬ
Ｌシンセサイザ回路をチューナーに使用した場合にはこ
のロックアツプタイムｔｉ間で同調不能となってノイズ
が出力されるという問題点がある。
そこで、このロックアツプタイムｔ１を小さくするため
にＬＰＦ５の時定数を小さくすると、チャージポンプ４
の出力信号ＳＧＩに含まれるパルス成分がＶＣＯ６に入
力されるため、ＶＣＯ６の出力信号ＳＧ３に歪みが生じ
て信号純度が低下するという問題点が生じる。
この発明の目的は、出力信号の信号純度を低下させるこ
となく設定周波数の変更時のロックアツプタイムを短縮
可能とするＰＬＬシンセサイザ回路を提供するにある。
［課題を解決するための手段］ 第１図はこの発明の原理説明図である。すなわち、ＰＬ
Ｌシンセサイザ回路は外部からの設定周波数に基く設定
信号と電圧制御発振器６の出力信号の周波数及び位相差
に基いてＰＬＬ制御部１１から出力される電圧信号がロ
ーパスフィルタ５を介して電圧制御発振器６に出力され
て、その電圧制御発振器６の出力信号周波数が設定周波
数と一致するように構成されている。そして、設定周波
数の切換え時に所、定時間に限り切換え部８でローパス
フィルタ５が短絡される。
［作用］ 設定周波数が変更されると切換え部８が閉路されてＰ　
Ｌ　Ｌ　Ｉ制御部１１の出力信号は電圧制御発振器６に
直接出力され、所定時間後に切換え部８が開路されると
・ＰＬＬ制御部１１の出力信号はローパスフィルタ５を
介して電圧制御発振器６に出力される。
［実施例］ 以下、この発明を具体化した一実施例を第２図〜第４図
に従って説明する。なお、前記従来例と同一構成部分は
同一番号を付してその説明を省略する。
第２図に示す本発明の実施例は、ＬＰＦ５に対しアナロ
グスイッチ８が切換え部として並列に接続されているこ
と以外は前記従来例と同一構成である。そして、そのア
ナログスイッチ８には前記ストローブ信号ＳＴＢが入力
され−そのストローブ信号ＳＴＢが入力された時に限り
同アナログスイッチ８が閉路される。
その具体的構成を第３図に従って説明すると、チャージ
ポンプ４はバイポーラトランジスタ及びＭＯＳトランジ
スタで構成され、その久方端子に接続される前記位相比
較器３及びその前段のＰＬＬ演算部１（第３図において
はともに図示しない）はＣＭＯ８構成である。また、ア
ナログスイッチ８は一対のＭＯＳトランジスタ９及び２
個のインバータ１０で構成されている。そして、このよ
うなアナログスイッチ８、チャージポンプ４、位相比較
器３及びＰＬＬ演算部１はＢｉ−０ＭＯ３構成で１チツ
プに納められ、ＬＰＦ５及びＶＣＯ６は外付は回路であ
る。
このＶＣＯ６は基本的にコルピッツ発振回路であり、コ
ンデンサＣ３，Ｃ４，Ｃ５、コ４　ルＬ　２及び発振用
トランジスタＴ１で構成されている。
また、抵抗Ｒ１，Ｒ２はベース電位を供給するために用
いられ、コイルＬ１はコレクタ電位を供給している。コ
ンデンサＣ１，Ｃ２は入力端子電圧Ｖｔと前記コレクタ
電位とをＤＣ的に切離するために用いられている。
また、バリキャップＶｃｌはＶｔレベルによりその容量
値が変動して、コルピッツ発振回路の発振周波数を変動
させ、コンデンサｃ６は発振周波数をＡＣ結合で取出す
ために使用されている。
次に、このような構成のＰＬＬシンセサイザ回路の動作
を第４図に従って説明する。
さて、前記従来例と同様にＶＣＯ６の出方周波数を変更
するために新たな設定周波数データＤＡがＰＬＬ演算部
１に入力され、第４図（ａ）に示すようにストローブ信
号ＳＴＢが入力されて、第４図（ｂ）に示すようにＰＬ
Ｌ演算部１から出力されていた設定信号ｆｒ１が同ｆｒ
２に引上げられると、位相比較器３及びチャージポンプ
４の作用により同図（ｃ）に示すように同チャージポン
プ４から出力される出力信号ＳＧＩのＤＣレベルが−Ｅ
昇する。
このとき、アナログスイッチ８にはＨレベルのストロー
ブ信号ＳＴＢに基いて閉路されているのでチャージポン
プ４の出力信号ＳＧ３はＬＰＦ５に出力されると同時に
アナログ、スイッチ８を介してＶＣＯ６にも出力される
な・め、ＶＣＯ６の出力信号ＳＧ３はそれまで出力され
ていた周波数Ｆ１から偏かなロックアツプタイムｔ２で
同Ｆ２に移行される。そして、ストローブ信号Ｓ　Ｔ　
ＢがＬベルに移行すると、アナログスイッチ８が開路さ
れてＶＣＯ６にはチャージポンプ４の出力信号ＳＧ１が
ＬＰＦ５を介して出力信号ＳＧ２として入力されるので
、ＶＣＯ６からの出力信号ＳＧ３は信号純度の高いもの
となる。
以上のようにこのＰＬＬシンセサイザ回路では設定周波
数データＤＡが変更されてＰＬＬ演算部１から出力され
る設定信号ｆ「が変更されるときにはストローブ信号Ｓ
ＴＢの入力に基いてアナログスイッチ８が閉路されてチ
ャージポンプ４の出力信号ＳＧＩがＬＰＦ５を介するこ
となくＶＣＯ６に直接出力されるので、ＶＣＯ６の出力
信号ＳＧ３を周波数Ｆ１から新たに設定された同Ｆ２ま
で僅かなロックアツプタイムｔ２で速やかに移行させる
ことができ、ストローブ信号Ｓ　’ｌ’　ＢがＬベルに
移行した後はＬＰＦ５の出力信号ＳＧ２に基いて歪みの
ない出力信号ＳＧ３がＶＣＯから出力される。
また、アナログスイッチ８はチャージポンプ４、位相比
較器３及びＰＬＬ演算部１等とともに同一チップ内に収
められるので、このＰＩ、■、、シンセサイザ回路の回
路面積を縮小することがてきるとともに、外部がち混入
するノイズに対する信顆性を向上させることもできる。
［発明の効果］ 以上詳述したように、この発明は出力信号の信号純度を
低下させることなく設定周波数の変更時のロックアツプ
タイムを短縮可能とするＰ　Ｌ　Ｌ、シンセサイザ回路
を提供することができる優れた効果を発揮する。
【図面の簡単な説明】
第１図はこの発明の原理説明図、第２図はこの発明を具
体化したＰＬＬシンセサイザ回路のブロック図、第３図
はそのＰＬＬシンセサイザ回路の一部の具体的構成を示
す回路図、第４図はそのＰＬ　Ｌシンセサイザ回路の動
作を示す波形図、第５図は従来のＰＬＬシンセサイザ回
路のブロック図、第６図はチャージポンプの出力信号を
示す波形図、第７図は従来のＰ　Ｌ　Ｌシンセサイザ回
路の動作を示す波形図である。 図中、５はローパスフィルタ、６は電圧制御発振器、８
は切換え部、１１はＰＬＬ制御部である。 第１図 本発明の原理説明図 日 第３図 本発明の実態例を示す回ｉｌ！ｌｉ！１第６図 チャージギンブの出力波形図 〉 〉 ＯＪ　　　　← ヒ　　　ロー 第７図 従来例の動作を示ＴＩ形図 （ａ） ｒ （ｄ）

Claims (1)

  1. 【特許請求の範囲】 １、外部からの設定周波数に基く設定信号と電圧制御発
    振器（６）の出力信号の周波数及び位相差に基いてＰＬ
    Ｌ制御部（１１）から出力される電圧信号をローパスフ
    ィルタ（５）を介して電圧制御発振器（６）に出力して
    、その電圧制御発振器（６）の出力信号周波数を設定周
    波数と一致させるＰＬＬシンセサイザ回路において、 設定周波数の切換え時に所定時間に限り前記ローパスフ
    ィルタ（５）を短絡する切換え部（８）を有することを
    特徴とするＰＬＬシンセサイザ回路。
JP63332371A 1988-12-28 1988-12-28 Ｐｌｌシンセサイザ回路 Pending JPH02177725A (ja)

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