JPH04127720A

JPH04127720A - A/d conversion circuit

Info

Publication number: JPH04127720A
Application number: JP24926090A
Authority: JP
Inventors: Yukinori Shiozaki; 塩崎　行則
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-09-19
Filing date: 1990-09-19
Publication date: 1992-04-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、コンパレータの数量以上の分解能を得る多
ビットＡ／Ｄ変換回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a multi-bit A/D conversion circuit that obtains a resolution greater than the number of comparators.

［従来の技術１第３図は、従来の並列型Ａ／Ｄ変換回路実施例を示すブ
ロック図である。図中の（１１）は基準電圧発生ｉ、　
　＋８）はコンパレータ、（９）はエンコーダである。[Prior Art 1] FIG. 3 is a block diagram showing an example of a conventional parallel A/D conversion circuit. (11) in the figure is the reference voltage generation i,
+8) is a comparator, and (9) is an encoder.

基準電圧発生部はｌ）は、コンパレータ（８）で比較を
行うための基準電圧を発生する。コンバータ（８）は前
段アナログ回路からのアナログ信号と基準電圧発生部（
１１）からの基準電圧を比較しディジタル信号を出力す
る。エンコーダ（９）はコンパレータ（８）から出力さ
れるディジタル信号を符号化し、後段ディジタル回路　
（１０１ヘデイジタル符号を出力する。The reference voltage generating section l) generates a reference voltage for comparison by the comparator (8). The converter (8) converts the analog signal from the previous stage analog circuit and the reference voltage generator (
11) and outputs a digital signal. The encoder (9) encodes the digital signal output from the comparator (8) and outputs it to the subsequent digital circuit.
(Outputs the digital code to 101.

［発明が解決しようとする課題］従来の並列型Ａ／Ｄ変換回路では、　Ａ／Ｄ変換の分解
能を高める場合、　Ａ／Ｄ変換回路を構成しているコン
パレータの数量を増加する必要がある。しかし７発熱、
入力容量の増加等の問題により、コンパレータの数量の
増加にも限界があるという難点かあった。[Problems to be Solved by the Invention] In conventional parallel A/D conversion circuits, when increasing the resolution of A/D conversion, it is necessary to increase the number of comparators that constitute the A/D conversion circuit. But 7 fever,
There was a problem in that there was a limit to the increase in the number of comparators due to problems such as an increase in input capacity.

この発明では上記のような課顕を解決するためになされ
たものであり、　Ａ／Ｄ変換回路を構成しているコンパ
レータの数量を増加することなく　Ａ／Ｄ変換の分解能
を高めることを目的とする。This invention was made to solve the problems mentioned above, and its purpose is to improve the resolution of A/D conversion without increasing the number of comparators that make up the A/D conversion circuit. do.

［課顕を解決するための手段１この発明によるＡ／Ｄ変換回路は、基準電圧を発生する
第１の基準電圧発生部と、　Ｓ／Ｈ部から出力されたア
ナログ信号より第１の基準電圧発生部で発生した基準電
圧を減算する減算部と、ディジタル符号を出力するカウ
ンタと、カウンタで発生したディジタル符号によって減
算部からのアナログ信号を切換えるマルチプレクサを設
けたものである。[Means for Solving Problems 1] The A/D conversion circuit according to the present invention includes a first reference voltage generation section that generates a reference voltage, and a first reference voltage generated from an analog signal output from the S/H section. It is provided with a subtraction section that subtracts the reference voltage generated by the generation section, a counter that outputs a digital code, and a multiplexer that switches the analog signal from the subtraction section depending on the digital code generated by the counter.

［作用］この発明によるＡ／Ｄ変換回路は、　Ａ／Ｄ変換回路を
構成しているコンパレータ数を増加することなく　Ａ／
Ｄ変換の分解能を高めることができる。[Function] The A/D conversion circuit according to the present invention can perform A/D conversion without increasing the number of comparators constituting the A/D conversion circuit.
The resolution of D conversion can be improved.

し実施例］第１区は、この発明の一実施例を示すブロック図である
。図中の　＋２）ｉ′ｉｓ／Ｈ部、（３）は第１の基準
電圧発生部、（４）はカウンタ、（５）は減算部。Embodiment] Section 1 is a block diagram showing an embodiment of the present invention. In the figure, +2) i'is/H section, (3) a first reference voltage generation section, (4) a counter, and (5) a subtraction section.

（６）はマルチプレクサ、（７）は第２の基準電圧発生
部、　　ｔａ＋　はコンパレータ、（９）はエンコーダ
である。なお、この発明に関連しない構成品は省略しで
ある。(6) is a multiplexer, (7) is a second reference voltage generator, ta+ is a comparator, and (9) is an encoder. Note that components not related to this invention are omitted.

この例では、第１の基準電圧発生部（３）で発生する基
準電圧は、　Ｏ，ｘ、２ｘ、３ｘの４通り（２ヒツト分
）である。Ｓ／Ｈ部（２）は前段アナログ回路（１）か
らのアナログ信号を一定期間保持する。ＳｌＨ部（２）
の出力信号範囲は０〜４ｘとする。第２図ｉａ）のＶｌ
、Ｖ２．Ｖ３のアナログ信号を時間ｔの間保持すると、
それぞれ第２図（ｂ）のＶｌ、Ｖ２．Ｖ３となり点線で
示す信号値を保持する。減算部（５）は、第２図（ｂ）
に示すＳ／Ｈ部（２）の出力アナログ信号から。In this example, the first reference voltage generating section (3) generates four reference voltages: O, x, 2x, and 3x (for two hits). The S/H section (2) holds the analog signal from the preceding stage analog circuit (1) for a certain period of time. SlH part (2)
The output signal range of is 0 to 4x. Vl in Figure 2 ia)
, V2. When the analog signal of V3 is held for a time t,
Vl, V2. in FIG. 2(b), respectively. V3 and holds the signal value shown by the dotted line. The subtraction section (5) is shown in FIG. 2(b).
From the output analog signal of the S/H section (2) shown in .

第１の基準電圧発生部（３）で発生する基準電圧を減算
する。カウンタ（４）はディジタル符号を８力する。マ
ルチプレクサ（６）は上記ディジタル符号によって１時
間先の間に４個の減算部（５）からのアナログ信号を順
次選択し出力する。マルチプレクサ（６）の出力は第２
図（Ｃ）に示す。第２の基準電圧発生部（７）は電圧Ｘ
をコンパレータ（８）の数で等分割した基準電圧を発生
する。コンパレータ（８）は減算部（５）からのアナロ
グ信号と基準電圧発生部（７）からの基準電圧を比較す
る。この例では第２の基準電圧発生部（７）の発生電圧
範囲を０〜Ｘとし、これ以外のアナログ信号がコンバー
タ（８）へ入力された場合には、コンパレータ（８）か
ら出力されるディジタル信号は全て０か全て１になる。The reference voltage generated by the first reference voltage generator (3) is subtracted. Counter (4) outputs 8 digital codes. The multiplexer (6) sequentially selects and outputs the analog signals from the four subtracters (5) for one hour ahead according to the digital code. The output of the multiplexer (6) is the second
Shown in Figure (C). The second reference voltage generator (7) has a voltage X
A reference voltage is generated by equally dividing the voltage by the number of comparators (8). A comparator (8) compares the analog signal from the subtractor (5) with the reference voltage from the reference voltage generator (7). In this example, the voltage range generated by the second reference voltage generator (7) is set to 0 to X, and when an analog signal other than this is input to the converter (8), the digital The signals will be all 0's or all 1's.

減算部１５）からコンパレータ（８）への信号で０〜Ｘ
の範囲に入っているのは、第２図（ｃ）ではＡ、Ｂ、Ｃ
の場合である。エンコーダ（９）は、コンパレータ（８
）からの信号が全て０か全て１でない場合には、コンパ
レータ（８）からのディジタル信号を符号化し後段ディ
ジタル回路　（１０）へ下段ディジタル符号として出力
し、カウンタ（４）からのディジタル符号は上段ディジ
タル符号として出力する。The signal from the subtraction unit 15) to the comparator (8) is 0 to X.
In Figure 2 (c), the range is A, B, and C.
This is the case. The encoder (9) is connected to the comparator (8
) is not all 0 or all 1, the digital signal from the comparator (8) is encoded and output as a lower digital code to the subsequent digital circuit (10), and the digital code from the counter (4) is output as the upper digital code. Output as digital code.

［発明の効果］以上のようにこの発明によれば、第１の基準電圧発生部
、減算部、マルチプレクサを用いることで、　Ａ／Ｄ変
換回路を構成しているコンパレータの数量を増加するこ
となく　Ａ／Ｄ変換の分解能を高めることができる。[Effects of the Invention] As described above, according to the present invention, by using the first reference voltage generation section, the subtraction section, and the multiplexer, it is possible to achieve the following without increasing the number of comparators constituting the A/D conversion circuit. The resolution of A/D conversion can be improved.

[Brief explanation of drawings]

第１図はこの発明の一実施例によるＡ／Ｄ変換回路のブ
ロック図、第２図は各信号波形を示したグラフで、同図
（ａ）は前段アナログ回路出力信号を示したグラフ、同
図（ｂ）はＳ／Ｈ部出力出力信号したグラフ、同図（ｃ
）はマルチプレクサ出力アナログ信号を示したグラフ、
第３図は従来の並列型Ａ／Ｄ変換回路のブロック図であ
る。図において、（１）は前段アナログ回路、（２）はＳ／
Ｈ部、（３）は第１の基準電圧発生部、（４）はカウン
タ、（５）は減算部、（６）はマルチプレクサ。（７）は第２の基準電圧発生部、（８）はコンパレータ
、（９）はエンコーダ、　　（１０）は後段ディジタル
回路、　　（１１）は基準電圧発生部、　（１２１はこ
の発明の一実施例によるＡ／Ｄ変換回路＋’　　（１３
）は並列型Ａ／Ｄ変換回路である。なお。図中同一符号は。同あるいは相当部分を示す。FIG. 1 is a block diagram of an A/D conversion circuit according to an embodiment of the present invention, FIG. 2 is a graph showing each signal waveform, and FIG. Figure (b) is a graph of the S/H section output signal;
) is a graph showing the multiplexer output analog signal,
FIG. 3 is a block diagram of a conventional parallel A/D conversion circuit. In the figure, (1) is the front-stage analog circuit, and (2) is the S/
In the H section, (3) is a first reference voltage generation section, (4) is a counter, (5) is a subtraction section, and (6) is a multiplexer. (7) is a second reference voltage generation section, (8) is a comparator, (9) is an encoder, (10) is a subsequent digital circuit, (11) is a reference voltage generation section, (121 is an embodiment of the present invention) A/D conversion circuit +' (13
) is a parallel A/D conversion circuit. In addition. The same symbols in the figure are. Indicates the same or equivalent part.

Claims

[Claims]

S/H (Samp) that holds the input analog signal for a certain period of time
a first reference voltage generation section that generates a reference voltage, a subtraction section that takes the difference between the output of the S/H section and the reference voltage from the first reference voltage generation section, and a subtraction section that calculates a digital code. a multiplexer that switches the analog signal from the subtraction section according to the digital code, a second reference voltage generation section that generates a reference voltage, and a counter that generates the analog signal from the multiplexer and a reference from the second reference voltage generation section. An A/D (Analog to Digital) conversion circuit that includes a comparator that compares voltages and an encoder that binary encodes a digital signal from the comparator.