JPH04127737A - クロック信号発生回路 - Google Patents
クロック信号発生回路Info
- Publication number
- JPH04127737A JPH04127737A JP2249230A JP24923090A JPH04127737A JP H04127737 A JPH04127737 A JP H04127737A JP 2249230 A JP2249230 A JP 2249230A JP 24923090 A JP24923090 A JP 24923090A JP H04127737 A JPH04127737 A JP H04127737A
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- JP
- Japan
- Prior art keywords
- clock
- clock signal
- signal
- circuit
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- Pending
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
主局より受信した基準クロック信号から、基準クロック
信号に同期したクロック信号を再生するクロック信号発
生回路に関し、 入力する基準クロック信号の歯抜けが生じたときでも、
正しく動作するクロック信号発生回路を提供することを
目的とし、 入力信号からクロック信号を検出するクロック検出回路
と、クロック検出回路に位相同期して発振する位相同期
発振器と、位相同期発振器の出力を分周する分周回路と
、クロック検出回路で検出したクロック信号から、分周
回路をリセットする信号を発生するリセット信号発生回
路よりなるクロック信号発生回路において、クロック検
出回路で検出したクロ・７り信号の断を検出するクロッ
ク断検出手段と、クロック断検出手段の出力より、リセ
ット信号発生回路の出力をマスクするりセント信号マス
ク手段と、リセット信号をマスクしたときに分周回路を
自走させる分周回路自走手段を設は構成する。
信号に同期したクロック信号を再生するクロック信号発
生回路に関し、 入力する基準クロック信号の歯抜けが生じたときでも、
正しく動作するクロック信号発生回路を提供することを
目的とし、 入力信号からクロック信号を検出するクロック検出回路
と、クロック検出回路に位相同期して発振する位相同期
発振器と、位相同期発振器の出力を分周する分周回路と
、クロック検出回路で検出したクロック信号から、分周
回路をリセットする信号を発生するリセット信号発生回
路よりなるクロック信号発生回路において、クロック検
出回路で検出したクロ・７り信号の断を検出するクロッ
ク断検出手段と、クロック断検出手段の出力より、リセ
ット信号発生回路の出力をマスクするりセント信号マス
ク手段と、リセット信号をマスクしたときに分周回路を
自走させる分周回路自走手段を設は構成する。
本発明は、主局より受信した基準クロック信号から、基
準クロック信号に同期したクロック信号を再生するクロ
ック信号発生回路に関する。
準クロック信号に同期したクロック信号を再生するクロ
ック信号発生回路に関する。
ディジタル通信システムにおいては、主局に設置されて
いる高い周波数安定度をもつセシウム原子発振器から、
システムを構成するディジタル構内交換機、同期端局装
置等に同一周波数のクロック信号を供給して、同期をと
りディジタル通信を行っている。
いる高い周波数安定度をもつセシウム原子発振器から、
システムを構成するディジタル構内交換機、同期端局装
置等に同一周波数のクロック信号を供給して、同期をと
りディジタル通信を行っている。
たとえば、主局からバイポーラ符号により、従局へ複数
のクロック信号を供給し、従局ではこのバイポーラ符号
から複数のクロック信号を再生している。
のクロック信号を供給し、従局ではこのバイポーラ符号
から複数のクロック信号を再生している。
このとき、基準となるクロック信号ｆ１に歯抜けが起こ
ると、出力するクロック信号ｆ２の出力位相が遅れるこ
とがある。
ると、出力するクロック信号ｆ２の出力位相が遅れるこ
とがある。
かかるクロック発生回路は伝送路から受信する基準クロ
ック信号の歯抜けが生じた場合でも、正しくクロック信
号を再生できるクロック信号発生回路が要求されている
。
ック信号の歯抜けが生じた場合でも、正しくクロック信
号を再生できるクロック信号発生回路が要求されている
。
〔従来の技術］
第４図は従来例を説明するブロック図、第５図は従来例
のクロック信号の遅延を説明する図をそれぞれ示す。
のクロック信号の遅延を説明する図をそれぞれ示す。
第４図に示す従来例は主局より、６４Ｋｂｐｓ、８Ｋｂ
ｐ ｓ、０．４Ｋｂｐ ｓの３種のりｏ 、７り信号が
バイポーラ符号にて伝送路より送られてくる例である。
ｐ ｓ、０．４Ｋｂｐ ｓの３種のりｏ 、７り信号が
バイポーラ符号にて伝送路より送られてくる例である。
バイポーラ信号受信回路１１は、受信した６４Ｋｂｐｓ
のバイポーラ信号より３種のクロック信号を分離する。
のバイポーラ信号より３種のクロック信号を分離する。
即ち、６４Ｋｂｐｓは通常のバイポーラ信号で送信され
、８Ｋｂｐｓはバイオレーション信号となった位置より
識別し、０．４ Ｋ ｂ ｐ ｓは８ＫｂｐＳのバイオ
レーション信号位置でバイオレーションを起こさない信
号により識別し、３種のクロック信号を発生する。
、８Ｋｂｐｓはバイオレーション信号となった位置より
識別し、０．４ Ｋ ｂ ｐ ｓは８ＫｂｐＳのバイオ
レーション信号位置でバイオレーションを起こさない信
号により識別し、３種のクロック信号を発生する。
位相同期発振器２０は、８Ｋｂｐｓに同期した８Ｍｂｐ
ｓを発生し、 分周回路３０では、８Ｍｂｐ ｓを分周して、６４Ｋｂ
ｐｓ、８Ｋｂｐｓおよび０．４ Ｋ ｂ ｐ ｓのクロ
ック信号を発生している。
ｓを発生し、 分周回路３０では、８Ｍｂｐ ｓを分周して、６４Ｋｂ
ｐｓ、８Ｋｂｐｓおよび０．４ Ｋ ｂ ｐ ｓのクロ
ック信号を発生している。
リセット信号発生回路４０より発生するリセット信号に
より、分周回路３０を指定のタイミングでリセットする
ことにより、分周動作を行い必要とするクロック信号を
発生している。
より、分周回路３０を指定のタイミングでリセットする
ことにより、分周動作を行い必要とするクロック信号を
発生している。
［発明が解決しようとする課題］
上述の従来例においては、６４Ｋｂｐｓのクロック信号
に歯抜けが生じた場合には、第５図の従来例のクロック
信号の遅延を説明する図に示すように、出力するクロッ
ク信号に遅延を生ずる。
に歯抜けが生じた場合には、第５図の従来例のクロック
信号の遅延を説明する図に示すように、出力するクロッ
ク信号に遅延を生ずる。
■ ６４Ｋｂｐｓクロック信号を示し、破線の位置で、
６４Ｋｂｐｓクロック信号の１クロツクが歯抜けを起こ
した状態を示す。
６４Ｋｂｐｓクロック信号の１クロツクが歯抜けを起こ
した状態を示す。
■ ０．４ Ｋ ｂ ｐ ｓのクロック信号であり、正
しい位相の信号を示す。
しい位相の信号を示す。
■ 遅延を生じた０、 ４ Ｋ ｂ ｐ ｓのクロック
信号を示し、６４Ｋｂｐｓクロック信号の１クロツクが
歯抜けを起こしたために、０．４ Ｋ ｂ ｐ ｓのク
ロック信号が６４Ｋｂｐ ｓクロ・ンク信号の１クロツ
ク遅延した状態を示す。
信号を示し、６４Ｋｂｐｓクロック信号の１クロツクが
歯抜けを起こしたために、０．４ Ｋ ｂ ｐ ｓのク
ロック信号が６４Ｋｂｐ ｓクロ・ンク信号の１クロツ
ク遅延した状態を示す。
このようなりロック遅延が発生した場合には、データ抜
けたり、音声信号に雑音が重畳する等の障害が生じるこ
とがある。
けたり、音声信号に雑音が重畳する等の障害が生じるこ
とがある。
本発明は、入力信号の中のクロック信号の歯抜けが生じ
たときでも、正しく動作するクロック信号発生回路を提
供することを目的とする。
たときでも、正しく動作するクロック信号発生回路を提
供することを目的とする。
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す本発明の原理ブロック図はクロック信号発
生回路を示し、図中の１０は 入力信号からクロック信
号を検出するクロック検出回路であり、２０はクロック
検出回路１０に位相同期して発振する位相同期発振器で
あり、３０は位相同期発振器２０の出力を分周する分周
回路であり、４０はクロック検出回路１０で検出したク
ロック信号から、分周回路３０をリセットする信号を発
生するリセット信号発生回路４０である。
生回路を示し、図中の１０は 入力信号からクロック信
号を検出するクロック検出回路であり、２０はクロック
検出回路１０に位相同期して発振する位相同期発振器で
あり、３０は位相同期発振器２０の出力を分周する分周
回路であり、４０はクロック検出回路１０で検出したク
ロック信号から、分周回路３０をリセットする信号を発
生するリセット信号発生回路４０である。
また、５０はクロック信号発生回路に設けるクロック検
出回路ＩＯで検出したクロック信号の断を検出するクロ
ック断検出手段であり、６０はクロック断検出手段５０
の出力より、リセ・ント信号発生回路４０の出力をマス
クするリセット信号マスク手段であり、３０Ａはリセッ
ト信号をマスクしたときに分周回路３０を自走させる分
周回路自走手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
出回路ＩＯで検出したクロック信号の断を検出するクロ
ック断検出手段であり、６０はクロック断検出手段５０
の出力より、リセ・ント信号発生回路４０の出力をマス
クするリセット信号マスク手段であり、３０Ａはリセッ
ト信号をマスクしたときに分周回路３０を自走させる分
周回路自走手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
クロック検出回路１０で伝送路より受信した信号からク
ロック信号を検出し、位相同期発振器２０に入力するこ
とにより、位相同期発振器２０はクロック検出回路１０
で検出したクロック信号に同期して発振する。この出力
を分周回路３０で分周することにより、所定の周波数の
クロック信号を出力している。
ロック信号を検出し、位相同期発振器２０に入力するこ
とにより、位相同期発振器２０はクロック検出回路１０
で検出したクロック信号に同期して発振する。この出力
を分周回路３０で分周することにより、所定の周波数の
クロック信号を出力している。
分周回路３０は入力するパルス数のカウントを行い、リ
セット信号発生回路４０からのりセント信号により、初
期状態に戻りカウントを継続する動作を繰り返すことに
より分周を行っている。
セット信号発生回路４０からのりセント信号により、初
期状態に戻りカウントを継続する動作を繰り返すことに
より分周を行っている。
この状態でクロック信号の歯抜けをクロック断検出回路
５０が検出したときは、リセット信号マスク手段６０に
より、リセット信号をマスクし、分周回路自走手段３０
Ａによりリセット信号に同期したロード信号を発生し分
周回路３０にロードすることにより、クロック信号の歯
抜けが生じたときでも分周回路３０を正しく動作させタ
イミングのずれの発生を防止することが可能となる。
５０が検出したときは、リセット信号マスク手段６０に
より、リセット信号をマスクし、分周回路自走手段３０
Ａによりリセット信号に同期したロード信号を発生し分
周回路３０にロードすることにより、クロック信号の歯
抜けが生じたときでも分周回路３０を正しく動作させタ
イミングのずれの発生を防止することが可能となる。
〔実施例］
以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例の分周回路のクリア動作を説明する図を
それぞれ示す。なお、全図を通じて同一符号は同一対象
物を示す。
本発明の実施例の分周回路のクリア動作を説明する図を
それぞれ示す。なお、全図を通じて同一符号は同一対象
物を示す。
第２図に示す本発明の実施例は、従来例で説明した同じ
バイポーラ信号受信回路１１と、位相同期発振器２０と
分周回路３０とリセット信号発生回路４０と、 第１図で説明したクロック断検出手段１０として、６４
にクロック断検出回路５１、 リセット信号マスク手段６０として、クリア信号マスク
回路６１、 分周回路自走手段３０Ａとして、ロート信号発生回路３
０ａから構成した例である。
バイポーラ信号受信回路１１と、位相同期発振器２０と
分周回路３０とリセット信号発生回路４０と、 第１図で説明したクロック断検出手段１０として、６４
にクロック断検出回路５１、 リセット信号マスク手段６０として、クリア信号マスク
回路６１、 分周回路自走手段３０Ａとして、ロート信号発生回路３
０ａから構成した例である。
第３図は本発明の実施例のクリア動作を説明する図であ
り、分周回路は２個の１／２５６カウンタ３１．３２と
、ロード信号発生回路３０．ａとしてのインバータ３１
Ａおよびデコーダ３２Ｂと、１／２５６カウンタ３２の
出力をデコードし、０゜４Ｋｂｐｓのクロック信号を出
力するデコーダ３２Ｂより構成した例である。
り、分周回路は２個の１／２５６カウンタ３１．３２と
、ロード信号発生回路３０．ａとしてのインバータ３１
Ａおよびデコーダ３２Ｂと、１／２５６カウンタ３２の
出力をデコードし、０゜４Ｋｂｐｓのクロック信号を出
力するデコーダ３２Ｂより構成した例である。
１／２５６カウンタ３１はクリア信号によりカウンタ周
期を制御されており、位相同期発振器２０が出力する８
Ｍｂｐｓを分周し６４Ｋｂｐｓクロツクを出力している
。
期を制御されており、位相同期発振器２０が出力する８
Ｍｂｐｓを分周し６４Ｋｂｐｓクロツクを出力している
。
この６４Ｋｂｐｓクロツクを１／２５６カウンタ３２で
分周して８Ｋｂｐｓクロツクを出力するとともに、この
クロックをデコーダ３２Ｂでデコードし０．４ Ｋ ｂ
ｐ ｓクロックを出力している。
分周して８Ｋｂｐｓクロツクを出力するとともに、この
クロックをデコーダ３２Ｂでデコードし０．４ Ｋ ｂ
ｐ ｓクロックを出力している。
６４にクロック検出回路５１がクロック断を検出したと
きは、クリア信号がマスクされるので、１／２５６カウ
ンタ３１で発生するクリア信号に同期したロート信号に
より１／２５６カウンタ３１にロード信号をロードする
。このとき、クリア信号のマスクは２フレーム後には解
除される。
きは、クリア信号がマスクされるので、１／２５６カウ
ンタ３１で発生するクリア信号に同期したロート信号に
より１／２５６カウンタ３１にロード信号をロードする
。このとき、クリア信号のマスクは２フレーム後には解
除される。
即ち１／２５６カウンタ３１はリセット信号発生回路４
０から発生するクリア信号と１／２５６カウンタ３１よ
り発生するロード信号の何れでも動作できるようにした
ものである。
０から発生するクリア信号と１／２５６カウンタ３１よ
り発生するロード信号の何れでも動作できるようにした
ものである。
１／２５６カウンタ３２は自分の出力をデコードしロー
ド信号を発生しているので、１／２５６カウンタ３１が
正常に動作していればタイミングがずれることはない。
ド信号を発生しているので、１／２５６カウンタ３１が
正常に動作していればタイミングがずれることはない。
以上のように構成することにより、６４にクロックに歯
抜けが生じても、クロック信号発生回路から供給する６
４にクロック、８にクロック、０．４にクロックに遅延
が生ずることはない。
抜けが生じても、クロック信号発生回路から供給する６
４にクロック、８にクロック、０．４にクロックに遅延
が生ずることはない。
以上のような本発明によれば、クロック信号の断を検出
して、その出力により、分周回路をリセットするリセッ
ト信号をマスクし、分周回路を自走させることにより、
入力クロック信号に歯抜けが起きても、正しい出力クロ
ック信号を出力するクロック発生回路を提供することが
できる。
して、その出力により、分周回路をリセットするリセッ
ト信号をマスクし、分周回路を自走させることにより、
入力クロック信号に歯抜けが起きても、正しい出力クロ
ック信号を出力するクロック発生回路を提供することが
できる。
第１図は本発明の詳細な説明するブロック圀、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例の分周回路のクリア動作を説明する図、 第４図は従来例を説明するブロック図、第５図は従来例
のクロック信号の遅延を説明する図、 をそれぞれ示す。 図において、 １０はクロック検出回路、 １１はバイポーラ信号受信回路、 ２０は位相同期発振器、 ３０は分周回路、 ３１．３２は１／２５６カウンタ、 ３０Ａは分周回路自走手段、 ３０ａはロード信号発生回路、 ３１Ａはインバータ、 ３２Ａ、３２Ｂはデコーダ、 ４０はリセット信号発生回路、 ５０はクロック断検出手段、 ５１は６４にクロック断検出回路、 ６０はリセット信号マスク手段、 ６１はクリア信号マスク回路、 をそれぞれ示す。 本発明の詳細な説明するブロック図 第１図 本発明の詳細な説明するブロック図 従来例を説明するブロック図 第４図 １ＣＬＫ遅延 従来例のクロック信号の遅延を説明する図第５図
本発明の詳細な説明するブロック図、第３図は本発明の
実施例の分周回路のクリア動作を説明する図、 第４図は従来例を説明するブロック図、第５図は従来例
のクロック信号の遅延を説明する図、 をそれぞれ示す。 図において、 １０はクロック検出回路、 １１はバイポーラ信号受信回路、 ２０は位相同期発振器、 ３０は分周回路、 ３１．３２は１／２５６カウンタ、 ３０Ａは分周回路自走手段、 ３０ａはロード信号発生回路、 ３１Ａはインバータ、 ３２Ａ、３２Ｂはデコーダ、 ４０はリセット信号発生回路、 ５０はクロック断検出手段、 ５１は６４にクロック断検出回路、 ６０はリセット信号マスク手段、 ６１はクリア信号マスク回路、 をそれぞれ示す。 本発明の詳細な説明するブロック図 第１図 本発明の詳細な説明するブロック図 従来例を説明するブロック図 第４図 １ＣＬＫ遅延 従来例のクロック信号の遅延を説明する図第５図
Claims (1)
- 【特許請求の範囲】 主局より受信した基準クロック信号から、基準クロック
信号に同期したクロック信号を再生するクロック信号発
生回路であって、 入力信号からクロック信号を検出するクロック検出回路
（１０）と、 前記クロック検出回路（１０）に位相同期して発振する
位相同期発振器（２０）と、 前記位相同期発振器（２０）の出力を分周する分周回路
（３０）と、 前記クロック検出回路（１０）で検出したクロック信号
から、前記分周回路（３０）をリセットする信号を発生
するリセット信号発生回路（４０）よりなるクロック信
号発生回路において、前記クロック検出回路（１０）で
検出したクロック信号の断を検出するクロック断検出手
段（５０）と、 前記クロック断検出手段（５０）の出力より、前記リセ
ット信号発生回路（４０）の出力をマスクするリセット
信号マスク手段（６０）と、リセット信号をマスクした
ときに前記分周回路（３０）を自走させる分周回路自走
手段（３０Ａ）を設けたことを特徴とするクロック信号
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249230A JPH04127737A (ja) | 1990-09-19 | 1990-09-19 | クロック信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249230A JPH04127737A (ja) | 1990-09-19 | 1990-09-19 | クロック信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127737A true JPH04127737A (ja) | 1992-04-28 |
Family
ID=17189861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2249230A Pending JPH04127737A (ja) | 1990-09-19 | 1990-09-19 | クロック信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127737A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0879285A (ja) * | 1994-09-08 | 1996-03-22 | Seiichi Miyazaki | 位相同期回路 |
| US7359474B2 (en) | 2003-08-08 | 2008-04-15 | Kabushiki Kaisha Toshiba | Clock recovery circuit and clock-recovering filter circuit |
-
1990
- 1990-09-19 JP JP2249230A patent/JPH04127737A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0879285A (ja) * | 1994-09-08 | 1996-03-22 | Seiichi Miyazaki | 位相同期回路 |
| US7359474B2 (en) | 2003-08-08 | 2008-04-15 | Kabushiki Kaisha Toshiba | Clock recovery circuit and clock-recovering filter circuit |
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