JPH04128469U - 画像読み取り装置の自動利得調整装置 - Google Patents

Abstract

(57)【要約】 【目的】 リニアリティーに優れ、かつ高価なＦＥＴト
ランジスタが不要な自動利得調整装置を提供する。 【構成】 この自動利得調整装置は、ＣＣＤ２１と、Ｃ
ＣＤ２１で読み取られたアナログ画像信号をディジタル
信号に変換するＡ／Ｄコンバータ２５との間に設けられ
ている。そして、Ａ／Ｄコンバータ２５の出力信号レベ
ルを検出するスイッチ回路４１と、スイッチ回路４１の
オン、オフ制御によってＡ／Ｄコンバータ２５のリファ
レンス電圧を制御するリファレンス電圧制御手段として
のコンデンサ４４及び抵抗４５とを備えている。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、画像読み取り装置の自動利得調整装置に関し、特に、画像読み取り 部と、この画像読み取り部で読み取られたアナログ画像信号をディジタル信号に 変換するＡ／Ｄコンバータとの間に設けられた画像読み取り装置の自動利得調整 装置に関する。

【０００２】

【従来の技術】

たとえばファクシミリ装置等の画像形成装置においては、ＣＣＤセンサ等で読 み取られた画像情報が、Ａ／Ｄコンバータでディジタル信号に変換されて画像処 理回路に入力される。この場合、特に色地原稿等を読み取った場合には、通常の 白地原稿の場合に比較して文字等の画像信号の強度が低下する。この画像信号強 度の低下による画像上のコントラストの変化を避けるために、従来のファクシミ リ装置では、Ａ／Ｄコンバータの前段に自動利得調整回路（以下、ＡＧＣ回路と 記す）が設けられている。

【０００３】 従来のファクシミリ装置におけるＡＧＣ回路では、Ａ／Ｄコンバータのアナロ グ信号入力端子に入力される画像信号自体の信号強度を調整し、Ａ／Ｄコンバー タの出力信号のレベルを制御している。

【０００４】

【考案が解決しようとする課題】

前記のように、従来のＡＧＣ回路では、画像信号自体の信号強度を調整してい る。このため、Ａ／Ｄ変換を精度良く行わせるためには、リニアリティーの良好 なＡＧＣ回路を構成する必要がある。このようなＡＧＣ回路を実現しようとすれ ば、リニアリティーの良い高価なＦＥＴトランジスタが必要となり、装置全体の コストアップを招く。

【０００５】 本考案の目的は、リニアリティーに優れ、かつ高価なＦＥＴトランジスタが不 要な画像読取り装置の自動利得調整装置を提供することにある。

【０００６】

【課題を解決するための手段】

本考案に係る画像読み取り装置の自動利得調整装置は、画像読み取り部と、こ の画像読み取り部で読み取られたアナログ画像信号をディジタル信号に変換する Ａ／Ｄコンバータとの間に設けられている。そして、Ａ／Ｄコンバータの出力信 号レベルを検出するＡ／Ｄ出力レベル検出手段と、Ａ／Ｄ出力レベル検出手段の 検出結果に応じてＡ／Ｄコンバータのリファレンス電圧を制御するリファレンス 電圧制御手段とを備えている。

【０００７】

【作用】

本考案に係る画像読み取り装置の自動利得調整装置では、Ａ／Ｄコンバータの 出力信号レベルを検出する。そして、この検出結果に応じて、Ａ／Ｄコンバータ のリファレンス電圧を制御する。

【０００８】 たとえば、Ａ／Ｄコンバータの出力信号のレベルが大きい場合は、これを検出 してＡ／Ｄコンバータのリファレンス電圧が大きくなるように制御する。これに より、リファレンス電圧と比較される、Ａ／Ｄコンバータのアナログ画像入力信 号が小さくなったことと等価となり、Ａ／Ｄコンバータの出力信号レベルは小さ くなる。逆に、Ａ／Ｄコンバータの出力信号のレベルが小さい場合には、リファ レンス電圧を小さくする。これにより、Ａ／Ｄコンバータのアナログ画像入力信 号が大きくなったことと等価となる。

【０００９】 Ａ／Ｄコンバータにおいては、リファレンス電圧に対するリニアリティーは良 好であり、このため従来装置のような高価なＦＥＴトランジスタを用いることな くリニアリティーの良好な自動利得調整を実現できる。

【００１０】

【実施例】全体構成 図１は、本考案の一実施例が採用されたファクシミリ装置の全体ブロック構成 図である。 図１において、本装置は、全体のシステム制御及び画像情報の伝送、通信制御 及び網制御のコントロールを行うためのＣＰＵ１を有している。このＣＰＵ１に は、ＲＯＭ２及び画像データ等を記憶するためのＲＡＭ３がバス４を介して接続 されている。また、このＣＰＵ１には、ラインメモリ及びその制御部５と画像情 報の冗長度を除去したり、冗長度を復元するための情報圧縮・復元部６と、伝送 制御、誤り制御等を行うための通信制御部７と、回線に接続される網制御部８と 、読取り及び記録のための画像処理等を行う読取り処理部及び記録処理部９と、 インターフェイス１０とが接続されている。読取り処理部及び記録処理部９には 、ＣＣＤ等を含む読取り走査部１１と、サーマルヘッド等を含む記録走査部１２ とが接続されている。また通信制御部７には、変調及び復調を行うモデム１３が 接続されている。インターフェイス１０には、キースイッチや表示部等の配置さ れたパネル部１４と、ドライバやセンサ等の機構制御部１５とが接続されている 。読取り処理部及び記録処理部９と、パネル部１４とは、インターフェイス１６ を介して相互に接続されている。

【００１１】画像データ読取り系 図１における画像データ読取り系のブロック図を図２に示す。読取り処理部（ 及び記録処理部）９には、シェーディング補正や中間調画像データのためのディ ザ処理を行うための画像処理回路２０が設けられている。読取り走査部１１のＣ ＣＤ２１は、ドライバ回路２２を介して画像処理回路２０により駆動されるよう になっている。ＣＣＤ２１と、このＣＣＤ２１によって読み取られた画像データ を処理する画像処理回路２０との間には、順にサンプルホールド（ＳＨ）回路２ ３と、オート・リファレンス・コントロール（ＡＲＣ）回路２４と、Ａ／Ｄコン バータ２５とが接続されている。サンプルホールド回路２３は、ＣＣＤ２１から の各画素データを一旦ホールドするとともに、各画素データに重畳されている直 流電圧を除去するための回路である。またＡＲＣ回路２４は、後述するように、 Ａ／Ｄコンバータのリファレンス電圧を制御するための回路である。Ａ／Ｄコン バータ２５によってディジタル化された各画素データは、画像処理回路２０を介 してＲＡＭ２６（図１のＲＡＭ３に相当）に格納されるようになっている。ここ で、本実施例のＡ／Ｄコンバータ２５は、６ビット構成とする。また、ＲＡＭ２ ６は、８ビット構成となっている。なお、読取り走査部１１を構成する光源とし ての蛍光灯２７は、インバータ２８を介してＣＰＵ１により点灯制御されるよう になっている。

【００１２】読取り走査部 読取り走査部１１の概略構成を図３に示す。この読取り走査部１１は、前述の ようにＣＣＤ２１と、蛍光灯２７とを有している。ＣＣＤ２１と対向する位置に は、原稿の搬送をガイドするとともに、シェーディング補正用データを作成する 際の白基準となる基準板３０が配置されている。そして、ＣＣＤ２１と基準板３ ０との間には、レンズ３１が設けられている。原稿載置トレイ３２と排出トレイ ３３との間には、原稿を搬送するための搬送系３４が設けられている。搬送系３ ４は、原稿載置トレイ３２に載置された原稿を装置内部に取り込むための給紙ロ ーラ３５と、原稿を搬送するための第１及び第２の搬送ローラ３６，３７と、こ れらのローラを駆動するためのモータ３８とを有している。原稿載置トレイ３２ の下方には、原稿が載置されたことを検出するための原稿検出センサ３９が設け られている。

【００１３】ＡＲＣ回路 前記ＡＲＣ回路２４は、図４に示すようにサンプルホールド回路２３からの信 号を増幅してＡ／Ｄコンバータ２５のアナログ信号入力端子に入力する増幅部２ ４ｂと、Ａ／Ｄコンバータ２５のリファレンス電圧入力端子に接続されたリファ レンス電圧コントロール部２４ａとから構成されている。リファレンス電圧コン トロール部２４ａは、Ａ／Ｄコンバータ２５からのオーバーフロー信号を受けて Ａ／Ｄコンバータ２５のリファレンス電圧を制御するための回路であり、その回 路図を図５に示す。

【００１４】 図５において、リファレンス電圧コントロール部２４ａは、電源４０と、Ａ／ Ｄコンバータ２５との間に設けられたスイッチ４１を有している。スイッチ４１ は、画像処理回路２０のシェーディング補正回路５２（図６参照）からのオーバ ーフロー信号によってオンオフ制御されるものであり、シェーディング補正後の データがオーバーフローしたときにオンとなり、オーバーフローしない場合には オフとなる。すなわちこのスイッチ４１は、シェーディング補正後の出力信号レ ベルを検出する機能を有している。また、電源４０とスイッチ４１との間には抵 抗４２が設けられており、Ａ／Ｄコンバータ２５とスイッチ４１との間には、バ ッファとしてのオペアンプ４３が設けられている。スイッチ４１とオペアンプ４ ３との間と、アースとの間には、コンデンサ４４及び抵抗４５が並列に接続され ている。これらのコンデンサ４４及び抵抗４５によって、Ａ／Ｄコンバータ２５ のリファレンス電圧を制御する手段が構成されている。また、オペアンプ４３と Ａ／Ｄコンバータ２５との間にはコンデンサ４６が設けられている。

【００１５】画像処理回路 次に、読取り系の画像処理回路２０を図６により詳細に説明する。 画像処理回路２０は、ＣＰＵ１やＣＣＤ駆動用のドライバー回路２２等との間 で信号の授受を行うタイミング発生回路５０と、シェーディング補正データ作成 用のデータ変換回路５１と、シェーディング補正を行うためのシェーディング補 正回路５２と、ラインメモリを含み、ＲＡＭ２６との間でデータの授受を行うデ ータタイミング操作回路５３と、中間調画像と２値画像との判別を行う増域区分 回路５４と、２値画像データに対してエッジ強調処理を行うためのエッジ強調回 路５５と、ディザ処理等を行うためのコンパレータ５６とを主に有している。

【００１６】 前記データ変換回路５１は、シェーディング補正データが読み取られた際、Ａ ／Ｄコンバータ２５から出力される６ビットパラレルデータをシリアルデータに 変換するものである。また、シェーディング補正回路５２は、たとえば図７に示 すように、乗算及び除算回路５２ｂを有している。そして、ＲＡＭ２６からデー タ変換回路５１を介してシェーディング補正データが入力され、乗算及び除算回 路５２ｂで画素データとの間で乗算及び除算が行われる。また、この乗算及び除 算回路５２ｂからは、シェーディング補正後のデータがオーバフローしているこ とを示すオーバーフロー信号がＡＲＣ回路２４に対して出力される。

【００１７】 データタイミング操作回路５３は、図８に示すように、後述する像域区分処理 に用いられる５ビットの目的画素Ｄ０と、その周囲のそれぞれ２ビットの３つの 周辺画素ＤＡ，ＤＢ，ＤＣとをＲＡＭ２６に書き込み、また読み出すための回路 である。ここで、以下の説明では、画素ＤＡを前々ライン現画素、画素ＤＢを前 ライン前画素、画素ＤＣを現ライン現画素と記す。像域区分回路５４は、図９に 示すように、判別部５４ａと、データ変換部５４ｂとから構成されている。判別 部５４ａは、データタイミング操作回路５３からの画素データにより、目的画素 が中間調画像を構成する画素であるか、２値画像を構成する画素であるかを判別 するための回路である。また、データ変換部５４ｂは、目的画素が２値画像を構 成する画素であると判別されたとき、当該画素を強制的に白又は黒レベルに変換 する回路である。

【００１８】 データ変換回路５１及びデータタイミング操作回路５３と、ＲＡＭ２６との間 には、データの入出力制御を行うためのＩ／Ｏセレクタ５７が設けられている。 また、増域区分回路５４及びエッジ強調回路５５と、コンパレータ５６との間に は、いずれか一方の回路からのデータを選択するためのセレクタ５８が設けられ ている。また、この画像処理回路２０には、コンパレータ５６に設定すべきコン パレートレベルが格納された中間調コンパレートレベル回路５９と、２値コンパ レートレベル回路６０とが設けられている。中間調コンパレートレベル回路５９ には、ディザ処理のためのディザパターンデータが格納されている。このディザ パターンは、ｎ×ｎ画素のドットマトリクスからなり、その中のｎ² 個の画素の 白黒判定しきい値を画素ごとに変化させているものである。このディザパターン データをコンパレータ５６のコンパレートレベルとすることにより、ディザ処理 が可能となる。また、２値コンパレートレベル回路６０には、複数段階で白黒の 判断を行うためのレベルデータが格納されている。各コンパレートレベル回路５ ９，６０とコンパレータ５６との間には、２つのコンパレートレベル回路５９， ６０のうちのいずれかのデータを選択するためのセレクタ６１が設けられている 。なお、各セレクタ５８，６１は、ＣＰＵ１からの制御信号によって制御される 。

【００１９】システム制御 次に、図１０のフローチャートにしたがって本実施例のファクシミリ装置のシ ステム全体の制御動作について説明する。 本装置のプログラムがスタートすると、ステップＳ１で初期設定が行われる。 次に、ステップＳ２では、通信のためのコーリング信号を受信したか否かを判断 する。またステップＳ３では、原稿が原稿載置トレイ３２上に載置されたか否か を判断する。さらにステップＳ４では、送信のためのキーが押されたか否かを判 断する。またステップＳ５では、他のキーが押されたか否かを判断する。

【００２０】 いずれかの発信端末からのコーリング信号を受信すると、ステップＳ２での判 断がＹＥＳとなってステップＳ６に移行する。ステップＳ６では、相手先端末と の間で伝送制御を行って通信のための準備を行う。次に、通信のための準備が完 了すると、ステップＳ７に移行する。ステップＳ７では、受信準備が完了したこ とを示す信号を相手先端末側に送出する。この状態で相手先端末側からの送信を 待って、信号が送られてきた場合にはステップＳ８で受信処理を実行する。

【００２１】 ステップＳ８での受信処理時には、回線から受信した画像情報は、網制御部８ を通過してモデム１３で復調され、通信制御部７及びバス４を介してＲＡＭ３に 蓄積される。このＲＡＭ３に蓄積されたデータは、順次、情報圧縮・復元部６に 送られ、冗長度を復元されてラインメモリ・制御部５に送られる。そして、この ラインメモリ・制御部５に一旦記憶された画像情報は、記録処理部９を介して記 録走査部１２に送られ、用紙上に記録されて再生される。この受信処理が終了し た場合には、ステップＳ９でＹＥＳと判断されてメインルーチンに戻る。

【００２２】 また、原稿を相手先へ送るために原稿載置トレイ３２に原稿が載置された場合 には、このことが原稿検出スイッチ３９によって検出され、プログラムはステッ プＳ３からステップＳ１０に移行する。ステップＳ１０では、給紙ローラ３５を 所定量回転させて、原稿を取り込み、第１搬送ローラ３６に原稿先端をニップさ せる。次にステップＳ１１では、蛍光灯２７を点灯させる。これにより、基準板 ３０に対して光が照射される。次にステップＳ１２では、ＣＣＤ２１を駆動して 、シェーディング補正用の画像データ（基準板３０のデータ）を読み込む。そし てステップＳ１３において、ステップＳ１２で得られたシェーディング補正デー タを、画像用のデータが格納されるＲＡＭ２６内の余った領域（詳細は後述する ）に格納する。このステップＳ１３での処理が終了すれば、メインルーチンに戻 る。

【００２３】 次に、送信キーが押された場合には、ステップＳ４からステップＳ２０に移行 する。ステップＳ２０では、原稿載置トレイ３２に原稿が載置されているか否か を判断する。原稿が載置されていない場合には、ステップＳ２１に移行し、アラ ームを出力してメインルーチンに戻る。

【００２４】 原稿が原稿載置トレイ３２上に載置されている場合には、ステップＳ２０から ステップＳ２２に移行する。ステップＳ２２では、相手先端末との間で伝送制御 を行って送信の準備を行う。そして、この伝送制御処理において相手先端末から 受信準備完了信号が送出されてきた場合には、ステップＳ２３に移行する。ステ ップＳ２３では、原稿の画像情報の読み込みを行う。この場合には、原稿は第１ 及び第２の搬送ローラ３６，３７によって搬送され、その情報がＣＣＤ２１によ って読み取られる。次にステップＳ２４では、原稿載置時に格納したシェーディ ング補正データを読み出し、シェーディング補正回路５２に送出する。

【００２５】 ここで、シェーディング補正データは、シェーディング補正回路５２の乗算及 び除算回路５２ｂに与えられ、読み取られた画素データとシェーディング補正デ ータとが乗算及び除算されてシェーディング補正が行われる。

【００２６】 次にステップＳ２５では、シェーディング補正処理やエッジ強調処理等の画像 処理のなされた画像データが、画像処理回路２０から送られてきたか否かを判断 する。画像データが送られてきた場合には、ステップＳ２６で送信処理を実行す る。

【００２７】 送信処理時には、前記画像処理回路２０から送られてきたデータを一旦ライン メモリ・制御部５に記憶する。そして、ラインメモリ・制御部５から画像データ を読み出しながら、その冗長度を除去し、バス４を介して再びこのデータをＲＡ Ｍ３に蓄積する。次に、このＲＡＭ３からデータを読み出し、通信制御部７を介 してモデム１３に送出する。モデム１３では変調が行われ、この変調された信号 は網制御部８を介して回線へ送り出される。ステップＳ２７では、送信が終了し たか否かを判断する。すべての原稿についての送信が終了すれば、ステップＳ２ ８で蛍光灯２７をオフし、メインルーチンに戻る。

【００２８】 なお、他のキーが押された場合には、ステップＳ５からステップＳ２９に移行 し、押されたキーに応じた処理を実行してメインルーチンに戻る。

【００２９】シェーディング補正データ作成処理 シェーディング補正データの作成は、前記図１０のフローチャートで示すよう に、原稿が原稿載置トレイ３２に載置され、給紙ローラ３５によって取り込まれ た後に基準板３０の画像データをもとにして行われる。なお、このシェーディン グ補正データを作成する場合には、Ａ／Ｄコンバータ２５のリファレンス電圧は 一定にしておく。すなわち、この処理では、ＡＲＣ回路２４において、一定のリ ファレンス電圧をＡ／Ｄコンバータ２５のリファレンス電圧入力端子に与え続け る。

【００３０】 基準板３０の画像データは、Ａ／Ｄコンバータ２５によってディジタル信号に 変換され、画像処理回路２０に入力されてくる。ここでは、Ａ／Ｄコンバータ２ ５からの６ビットディジタルデータは、データ変換回路５１及びシェーディング 補正回路５２に入力される。データ変換回路５１では、６ビットのパラレル信号 がシリアルデータに変換され、１ビットずつＩ／Ｏセレクタ５７を介してＲＡＭ ２６内に格納される。ここで、ＲＡＭ２６は前述のように８ビット構成となって いるが、そのうちの５ビットは各画素データを記憶するために用いられ、また２ ビットは後述する増域区分処理における周辺画素データの記憶用として用いられ ている。したがって、１ビットは余っているので、この余った１ビットの領域に シリアルデータに変換されたシェーディング補正データが格納される。

【００３１】 このように、６ビットのパラレルデータがシリアルデータに変換されてＲＡＭ ２６内に格納されるので、以降の５画素についてシェーディング補正データが作 成されない。そして、６画素目のシェーディング補正データが、前記同様にパラ レルデータからシリアルデータに変換され、１ビットずつＲＡＭ２６内の余った 領域に格納される。このような書き込み動作によって、６画素ごとに１つのシェ ーディング補正データがＲＡＭ２６内に格納されることとなる。

【００３２】原稿画像情報の読み取り動作 送信キーが押され、前記図１１のステップＳ２３で画像データ読み込み指令が ＣＰＵ１からあった場合には、以下の手順で原稿の画像情報が読み取られる。 すなわち、ドライバー回路２２によってＣＣＤ２１を駆動し、原稿の画像情報 であるアナログ画像信号を出力させる。このＣＣＤ２１からのアナログ画像信号 は、サンプルホールド回路２３に入力される。このサンプルホールド回路２３で は、画像信号が一時ホールドされ、また画像信号に重畳している直流電圧が除去 される。サンプルホールド回路２３の出力は、ＡＲＣ回路２４の増幅部２４ｂを 介してＡ／Ｄコンバータ２５に入力される。ここで、ＡＲＣ回路２４は、後述す るオートリファレンスコントロール動作によってサンプルホールド回路２３から のアナログ画像信号のレベルを調整する。Ａ／Ｄコンバータ２５では、アナログ 画像信号を６ビットディジタル信号に変換し、画像処理回路２０に送出する。

【００３３】 画像処理回路２０では、Ａ／Ｄコンバータ２５からのディジタル信号がシェー ディング補正回路５２に入力される。一方、画素データの入力に同期して、ＲＡ Ｍ２６からシェーディング補正データが１ビットずつ読み出され、これらのデー タはデータ変換回路５１で６ビットパラレルデータに変換される。シェーディン グ補正回路５２では、画素データとシェーディング補正データとによって、前述 したようなシェーディング補正を行う。この動作によって、シェーディング補正 データとしては、６つの連続する画素に対して１つの６ビットパラレルデータが 作成され、またこのシェーディング補正データは６画素ごとに更新される。この 様子を図１２に示している。すなわち、画素データＤ１〜Ｄ６に対してシェーデ ィング補正データＣ１によってシェーディング補正がかけられ、また画素データ Ｄ７〜Ｄ１２に対して次のシェーディング補正データＣ２によってシェーディン グ補正がかけられる。

【００３４】 前記のようにしてシェーディング補正のかけられたデータは、データタイミン グ操作回路５３に入力される。データタイミング操作回路５３は、後述する増域 区分処理のために、目的画素及び周辺画素の画素データを、順次更新しながらＲ ＡＭ２６内に格納する。そして、ＲＡＭ２６内から読み出した画素データを増域 区分回路５４に送出する。増域区分回路５４では、後述する増域区分処理を行っ て５ビットの画像データを出力する。また、エッジ強調回路５５では、２値用の 画像処理として、エッジ強調処理を行って７ビットあるいは８ビットの画素デー タを出力する。これらの画素データは、セレクタ５８によって選択され、そのう ちのいずれか一方がコンパレータ５６に出力される。このコンパレータには、セ レクタ６１によって選択された２値用のコンパレートレベルあるいは中間調用の コンパレートレベル（ディザパターン）が入力されている。コンパレータ５６は 、このコンパレートレベルと画素データとを比較し、得られたデータをＣＰＵ１ に転送する。なお、セレクタ５８，６１は、ＣＰＵ１によって制御されている。 これにより、中間調モードが選択された場合には、増域区分回路５４からの画素 データと中間調コンパレートレベルとが比較され、ディザ処理が行われて、得ら れた中間調データがＣＰＵ１に転送される。また、２値モードの場合は、エッジ 強調回路５５からの画素データと、２値コンパレートレベルとが比較され、白あ るいは黒の２値データがＣＰＵ１に転送される。

【００３５】オートリファレンスコントロール動作 原稿の画像データを画像処理回路２０に取り込む際、ＡＲＣ回路２４によって Ａ／Ｄコンバータ２５のリファレンス電圧がＡ／Ｄコンバータ２５の出力によっ て制御される。 ＣＣＤ２１からの画像データは、サンプルホールド回路２３に送出される。サ ンプルホールド回路２３の出力は、ＡＲＣ回路２４の増幅部２４ｂにより増幅さ れてＡ／Ｄコンバータ２５のアナログ入力端子に入力される。一方、シェーディ ング補正回路５２のオーバーフロー信号はリファレンス電圧コントロール部２４ ａに入力されており、このオーバーフロー信号によって制御されたリファレンス 電圧が、Ａ／Ｄコンバータ２５のリファレンス電圧入力端子に入力されている。

【００３６】 たとえば、増幅部２４ｂの出力であるアナログ画像データの信号レベルが大き い場合には、Ａ／Ｄコンバータ２５においてディジタル信号に変換され、またシ ェーディング補正された際にオーバーフローが生じる。オーバーフローが生じる と、その旨の信号がリァレンス電圧コントロール部２４ａのスイッチ４１を制御 する。すなわち、オーバーフロー信号によりスイッチ４１がオンとなり、これに より電源４０によってコンデンサ４４が充電される。すると、Ａ／Ｄコンバータ ２５のリファレンス電圧であるオペアンプ４３の出力電圧が高くなる。Ａ／Ｄコ ンバータ２５においてリファレンス電圧が高くなると、Ａ／Ｄ変換後のディジタ ルデータは小さくなる。これにより、アナログ画像信号のレベルが大きい場合に も、それに伴ってリファレンス電圧が大きくなるのでＡ／Ｄコンバータ２５から 出力されるディジタルデータの値は小さくなる。そして、オーバーフローが生じ なくなると、スイッチ４１がオフとなる。これにより、コンデンサ４４に充電さ れた電荷は抵抗４５を介して徐々に放電され、リファレンス電圧も徐々に小さく なる。これにより、前記とは逆にＡ／Ｄコンバータ２５から出力されるディジタ ルデータの値は大きくなる。

【００３７】 このように、Ａ／Ｄコンバータ２５のリファレンス電圧を変化させることによ り、Ａ／Ｄコンバータ２５の出力データが利得調整されたと同様になる。このた め、Ａ／Ｄコンバータ２５の前段に、電界効果トランジスタ等を用いたオートゲ インコントロール回路が不要となり、安価な回路構成とすることができる。

【００３８】増域区分処理 この増域区分処理は、原稿に写真情報と文字情報とが混在する場合に、各画素 ごとに写真情報であるか文字情報であるかを判別して後段の中間調処理部である コンパレータ５６にデータを送るものである。

【００３９】 まず、データタイミング操作回路５３では、ＲＡＭ２６から、前ライン現画素 の５ビットデータを読み出すとともに、シェーディング補正回路５２からの現ラ イン現画素の５ビットデータを書き込む。また、前々ライン現画素の２ビットデ ータを読み出すとともに、前記ＲＡＭ２６から読み出した前ライン現画素の２ビ ットデータを書き込む。このようにして、目的画素Ｄ０及びその周辺画素ＤＡ， ＤＢを用意する。これらのデータ及びシェーディング補正回路５２からの現ライ ン現画素のうちの２ビットデータＤＣが像域区分回路５４に入力される。

【００４０】 像域区分回路５４では、その判別部５４ａにおいて、周辺画素ＤＡ，ＤＢ，Ｄ Ｃから、その中心の目的画素Ｄ０が中間調画像である写真情報を構成する画素で あるか、２値画像である文字情報を構成する画素であるかを判断する。この判断 は、図１４に示すテーブルを参照して行う。

【００４１】 たとえば図１３（Ａ）に示すように、周辺画素ＤＡ，ＤＢ，ＤＣの上位２ビッ トがそれぞれ「１０」、「０１」、「１０」で中間的濃度であり、また目的画素 Ｄ０（５ビット）が「Ｆ₁₆（１６進数）」（以下、単にＦと記す）であって中間 的濃度であれば、目的画素Ｄ０は中間調画素（写真情報）と判断する。また、（ Ｂ）に示すように、周辺画素の上位２ビットが「１０」、「１１」、「１０」で あって中間的濃度あるいは白っぽい濃度であり、目的画素Ｄ０が「８」で黒っぽ い濃度である場合には、目的画素Ｄ０を文字情報と判断し、目的画素を黒「０」 とする。また、（Ｃ）に示すように、周辺画素の上位２ビットが「００」、「０ １」、「０１」であって中間的濃度あるいは黒っぽい濃度であり、目的画素が「 １Ａ」であっで白っぽい濃度である場合には、目的画素を文字情報と判断してこ れを白「１Ｆ」とする。

【００４２】 このようにして、目的画素を、その周辺の画素の濃度に応じて写真情報である か文字情報であるかを判別し、写真情報の場合は画素データをそのままコンパレ ータ５６側に送って、ここでディザ処理のためのディザパターンを通す。また、 文字情報であると判断された場合は、その画素データをデータ変換部５４ｂにて 真っ白または真っ黒に変換した後にコンパレータ５６に送り、ディザ処理のため のディザパターンを通す。これにより、中間調モードで画像読み取り処理を行っ た場合にも、写真情報についてはディザ処理が行われ、また文字情報については 文字がぼけてしまうのを防止することができる。

【００４３】 なお、前記実施例では本考案をファクシミリ装置に適用したが、他の画像読取 り装置にも同様に適用することができる。

【００４４】

【考案の効果】

以上のように本考案では、Ａ／Ｄコンバータの出力信号レベルを検出し、この 検出結果に応じてＡ／Ｄコンバータのリファレンス電圧を制御して自動利得調整 を行うので、従来装置のような高価なＦＥＴトランジスタを用いることなくリニ アリティーの良好な自動利得調整を行うことができる。

【図面の簡単な説明】

【図１】本考案の一実施例が採用されたファクシミリ装
置の全体ブロック図。

【図２】前記ファクシミリ装置の読み取り系のブロック
図。

【図３】前記装置の読み取り走査部の概略構成図。

【図４】ＡＲＣ回路のブロック図。

【図５】前記ＡＲＣ回路のリファレンス電圧コントロー
ル部の回路図。

【図６】画像処理回路のブロック図。

【図７】シェーディング補正回路のブロック図。

【図８】像域区分処理に用いられる画素の配置図。

【図９】像域区分回路のブロック図。

【図１０】前記ファクシミリ装置の制御フローチャー
ト。

【図１１】前記ファクシミリ装置の制御フローチャー
ト。

【図１２】シェーディング補正部の動作を説明するため
の図。

【図１３】増域区分処理の動作を説明するための図。

【図１４】増域区分処理の動作を説明するための図。

【符号の説明】

２１ ＣＣＤ ２４ ＡＲＣ回路 ２４ａ リファレンス電圧コントロール部 ２４ｂ 増幅部 ２５ Ａ／Ｄコンバータ ４１ スイッチ回路 ４４ コンデンサ ４５ 抵抗

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】画像読み取り部と、この画像読み取り部で
   読み取られたアナログ画像信号をディジタル信号に変換
   するＡ／Ｄコンバータとの間に設けられた画像読み取り
   装置の自動利得調整装置であって、前記Ａ／Ｄコンバー
   タの出力信号レベルを検出するＡ／Ｄ出力レベル検出手
   段と、前記Ａ／Ｄ出力レベル検出手段の検出結果に応じ
   て前記Ａ／Ｄコンバータのリファレンス電圧を制御する
   リファレンス電圧制御手段と、を備えた画像読み取り装
   置の自動利得調整装置。