JPH04129094A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH04129094A JPH04129094A JP2251252A JP25125290A JPH04129094A JP H04129094 A JPH04129094 A JP H04129094A JP 2251252 A JP2251252 A JP 2251252A JP 25125290 A JP25125290 A JP 25125290A JP H04129094 A JPH04129094 A JP H04129094A
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- Japan
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- input
- semiconductor memory
- memory device
- inverter
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来技術
発明が解決しようとする課題（第７図〜第１０図）
課題を解決するための手段（第１図）
作用
実施例
（ａ）本発明の一実施例（第２図）
（ｂ）本発明の他の実施例（第３図、第４図）（Ｃ）本
発明のその他の実施例（第５図、第６図） 効果 〔概要〕 インバータ回路を組合せて形成される半導体メモリ装置
に関し、特に高エネルギー線照射環境下で用いられる半
導体メモリ装置に関し、高エネルギー線がゲート酸化膜
に入射したときに一時的にゲート入力インピーダンスの
低下による誤動作を動作時間が遅延することなく防止す
ることができる半導体メモリ装置を提案することを目的
とし、 入力端子と出力端子との間に一対の入力及び出力のイン
バータ回路を互いに逆向きに並列接続し、当該一対の入
力及び出力のインバータ回路を一単位として形成される
半導体メモリ装置において、前記入力端子とａカインバ
ータの入力端との間及び前記出力端子と入力インバータ
の入力端との間にインダクタンス回路を接続するもので
ある。
発明のその他の実施例（第５図、第６図） 効果 〔概要〕 インバータ回路を組合せて形成される半導体メモリ装置
に関し、特に高エネルギー線照射環境下で用いられる半
導体メモリ装置に関し、高エネルギー線がゲート酸化膜
に入射したときに一時的にゲート入力インピーダンスの
低下による誤動作を動作時間が遅延することなく防止す
ることができる半導体メモリ装置を提案することを目的
とし、 入力端子と出力端子との間に一対の入力及び出力のイン
バータ回路を互いに逆向きに並列接続し、当該一対の入
力及び出力のインバータ回路を一単位として形成される
半導体メモリ装置において、前記入力端子とａカインバ
ータの入力端との間及び前記出力端子と入力インバータ
の入力端との間にインダクタンス回路を接続するもので
ある。
本発明はインバータ回路を組合せて形成される半導体メ
モリ装置に関し、特に高エネルギー線照射環境下で用い
られる半導体メモリ装置に関する。
モリ装置に関し、特に高エネルギー線照射環境下で用い
られる半導体メモリ装置に関する。
近年、半導体メモリ装置は記憶容量が大きく、書込み・
読出し等の動作を高速に行なえることから、各種の記憶
部に用いられている。特に、宇宙環境、原子炉内等の高
エネルギー線が照射される環境下においては、高エネル
ギー線が半導体に照射されると記憶内容が破壊されるこ
ととなる。このような高エネルギー線環境下においても
記憶内容が破壊されず、誤動作することがない半導体メ
モリ装置が要求される。
読出し等の動作を高速に行なえることから、各種の記憶
部に用いられている。特に、宇宙環境、原子炉内等の高
エネルギー線が照射される環境下においては、高エネル
ギー線が半導体に照射されると記憶内容が破壊されるこ
ととなる。このような高エネルギー線環境下においても
記憶内容が破壊されず、誤動作することがない半導体メ
モリ装置が要求される。
従来、この種のＣ−ＭＯＳインバータを用いた半導体メ
モリ装置として第７図に示すものかあった。同図におい
て従来の半導体メモリ装置ＰチャンネルＭＯ８（以下、
Ｐ−ＭＯＳ）ＰＩとＮチャネルＭＯＳ（以下、Ｎ −Ｍ
ＯＳ ） ｎ １とからなるＣ−ＭＯ８Ｉ及びＰ−Ｍ
ＯＳ Ｐ２とＮ−ＭＯ８ｎ とからなるＣＭＯＳ２を
電源Ｖ −Ｖ 間に２
ＤＤ ＳＳ接続して構成する。
モリ装置として第７図に示すものかあった。同図におい
て従来の半導体メモリ装置ＰチャンネルＭＯ８（以下、
Ｐ−ＭＯＳ）ＰＩとＮチャネルＭＯＳ（以下、Ｎ −Ｍ
ＯＳ ） ｎ １とからなるＣ−ＭＯ８Ｉ及びＰ−Ｍ
ＯＳ Ｐ２とＮ−ＭＯ８ｎ とからなるＣＭＯＳ２を
電源Ｖ −Ｖ 間に２
ＤＤ ＳＳ接続して構成する。
前記従来の半導体メモリ装置はビットラインＢＬを介し
て入力端子ＩＮから入力される入力信号を各Ｃ−ＭＯ８
Ｉ、２で形成されるインバータ回路にディジタル値の情
報として保持し、保持した情報を出力端子ＯＵＴから出
力する。
て入力端子ＩＮから入力される入力信号を各Ｃ−ＭＯ８
Ｉ、２で形成されるインバータ回路にディジタル値の情
報として保持し、保持した情報を出力端子ＯＵＴから出
力する。
前記第７図記載の半導体メモリ装置のパターンレイアウ
ト平面図を第８図、第９図に示す。上記各図において半
導体基板上にポリシリコン層、アルミ配線層、酸化シリ
コン層等を順次所定パターンに積層形成する。
ト平面図を第８図、第９図に示す。上記各図において半
導体基板上にポリシリコン層、アルミ配線層、酸化シリ
コン層等を順次所定パターンに積層形成する。
前記構成に基づ〈従来の半導体メモリ装置を宇宙環境下
で使用した場合について説明する。宇宙環境においては
γ線、中性子線、電子線等の高エネルギー線が存在する
ことから、この高エネルギー線がゲート酸化膜等に入射
すると誤動作を起こすこととなる。特に、大量の高エネ
ルギー線が瞬時に入射すると記憶していた情報が破壊さ
れるという誤動作が生じる。
で使用した場合について説明する。宇宙環境においては
γ線、中性子線、電子線等の高エネルギー線が存在する
ことから、この高エネルギー線がゲート酸化膜等に入射
すると誤動作を起こすこととなる。特に、大量の高エネ
ルギー線が瞬時に入射すると記憶していた情報が破壊さ
れるという誤動作が生じる。
前記誤動作の具体例をＮ −Ｍ ＯＳ ｎ ２に大量
の高エネルギー線が入射した場合について第７図を参照
して詳述する。従来装置には情報「１」が記憶されてお
り、このときの電位レベルをｒＨＪ、「Ｌ」を付して示
す（「Ｈ」はハイレベルの５■、ｒＬＪはローレベルの
Ｏｖである）。この状態においてＮ −Ｍ ＯＳ ｎ
２に大量の高エネルギー線が入射すると、この高エネ
ルギー線によりゲート酸化膜に電子・正孔対が発生し、
Ｎ−ＭＯＳｎ２のゲート入力インピーダンスが低下する
こととなる。このゲート入力インピーダンスの低下によ
り図中鎖線で示すように電流が流れることとなり、Ｎ−
ＭＯＳ ｎ 及びＰ−ＭＯＳ Ｐ２のゲ−ト電圧
がｒＬＪハイレベルって情報「１」が「０」となる。
の高エネルギー線が入射した場合について第７図を参照
して詳述する。従来装置には情報「１」が記憶されてお
り、このときの電位レベルをｒＨＪ、「Ｌ」を付して示
す（「Ｈ」はハイレベルの５■、ｒＬＪはローレベルの
Ｏｖである）。この状態においてＮ −Ｍ ＯＳ ｎ
２に大量の高エネルギー線が入射すると、この高エネ
ルギー線によりゲート酸化膜に電子・正孔対が発生し、
Ｎ−ＭＯＳｎ２のゲート入力インピーダンスが低下する
こととなる。このゲート入力インピーダンスの低下によ
り図中鎖線で示すように電流が流れることとなり、Ｎ−
ＭＯＳ ｎ 及びＰ−ＭＯＳ Ｐ２のゲ−ト電圧
がｒＬＪハイレベルって情報「１」が「０」となる。
第１０図は他の従来の半導体メモリ装置の回路構成図を
示す。
示す。
同図において従来の半導体メモリ装置は、前記第７図記
載装置と同様に電源ｖ −■ の間ＤＤ ＳＳ にＣ−ＭＯ３Ｌ、２を並列接続して構成し、この構成に
加え、前記Ｃ−ＭＯ８Ｉ、２の各人・出力端に各々抵抗
Ｒ、Ｒを接続する構成である。
載装置と同様に電源ｖ −■ の間ＤＤ ＳＳ にＣ−ＭＯ３Ｌ、２を並列接続して構成し、この構成に
加え、前記Ｃ−ＭＯ８Ｉ、２の各人・出力端に各々抵抗
Ｒ、Ｒを接続する構成である。
前記抵抗Ｒ、Ｒは、高エネルギー線の入射によりゲート
酸化膜中で発生した電子・正孔対を対消滅させるため電
流の流れを遅らせるようにするものである。
酸化膜中で発生した電子・正孔対を対消滅させるため電
流の流れを遅らせるようにするものである。
従来の各半導体メモリ装置は以上のように構成されてい
たことから、前記第７図記載の装置においては高エネル
ギー線の入射により情報が破壊して誤動作を生じるとい
う課題を有していた。
たことから、前記第７図記載の装置においては高エネル
ギー線の入射により情報が破壊して誤動作を生じるとい
う課題を有していた。
また、第１０図記載の装置においては、抵抗Ｒ１）Ｒ２
の付加接続により高エネルギー線が入射してＮ −Ｍ
ＯＳ ’ｎ ２のゲート入力インピーダンスが低下し
ても電流の流れを制限することによりゲート酸化膜中で
発生した電子・正孔対を対消滅させるものであるが、前
記付加接続された抵抗Ｒｒ 、Ｒ２により情報の書込み
・読出しの動作速度が遅延して動作時間が長くなるとい
う課題を有していた。即ち、情報の書込み・読出しを行
なうには、ゲートに電荷Ｑを蓄えなければならず、この
とき流れている電流を■とすれば情報の書込み・読出し
に要する時間ｔは、ｔ＝Ｑ／Ｉで与えられる。この■は
、Ｉ＝Ｖ／Ｒで与えられることから、ｔ ＝ＲＱ／Ｖと
なり、抵抗値Ｒが大きくなれば電荷Ｑを蓄積する時間も
長くなることとなる。
の付加接続により高エネルギー線が入射してＮ −Ｍ
ＯＳ ’ｎ ２のゲート入力インピーダンスが低下し
ても電流の流れを制限することによりゲート酸化膜中で
発生した電子・正孔対を対消滅させるものであるが、前
記付加接続された抵抗Ｒｒ 、Ｒ２により情報の書込み
・読出しの動作速度が遅延して動作時間が長くなるとい
う課題を有していた。即ち、情報の書込み・読出しを行
なうには、ゲートに電荷Ｑを蓄えなければならず、この
とき流れている電流を■とすれば情報の書込み・読出し
に要する時間ｔは、ｔ＝Ｑ／Ｉで与えられる。この■は
、Ｉ＝Ｖ／Ｒで与えられることから、ｔ ＝ＲＱ／Ｖと
なり、抵抗値Ｒが大きくなれば電荷Ｑを蓄積する時間も
長くなることとなる。
本発明は前記課題を解決するためになされたもので、高
エネルギー線がゲート酸化膜に入射したときに一時的に
ゲート入力インピーダンスの低下による誤動作を動作時
間が遅延することなく防止することができる半導体メモ
リ装置を提案することを目的とする。
エネルギー線がゲート酸化膜に入射したときに一時的に
ゲート入力インピーダンスの低下による誤動作を動作時
間が遅延することなく防止することができる半導体メモ
リ装置を提案することを目的とする。
第１図は本発明の原理説明図を示す。
同図において本発明に係る半導体メモリ装置は、入力端
子と出力端子との間に一対の入力及び出力のインバータ
回路を互いに逆向きに並列接続し、当該一対の入力及び
出力のインバータ回路を一単位として形成される半導体
メモリ装置において、前記入力端子と出力インバータの
入力端との間及び前記出力端子と入力インバータの入力
端との間にインダクタンス回路を接続するものである。
子と出力端子との間に一対の入力及び出力のインバータ
回路を互いに逆向きに並列接続し、当該一対の入力及び
出力のインバータ回路を一単位として形成される半導体
メモリ装置において、前記入力端子と出力インバータの
入力端との間及び前記出力端子と入力インバータの入力
端との間にインダクタンス回路を接続するものである。
本発明においては、逆向きに並列接続された入力・出力
のインバータ回路の各人・出力端子間にインダクタンス
回路を接続することにより、インバータ回路を構成する
トランジスタのゲート酸化膜に高エネルギー線が入射し
てゲート入力インピーダンスの低下により電流が流れよ
うとしても、インダクタンス回路による誘導起電力によ
り電流の流れを阻止する。インピーダンス回路により電
流の流れが阻止されることから、ゲート酸化膜中で高エ
ネルギー線入射により発生した電子・正孔対を電流化す
ることなく対消滅させ、情報を保持して誤動作を防止す
る。
のインバータ回路の各人・出力端子間にインダクタンス
回路を接続することにより、インバータ回路を構成する
トランジスタのゲート酸化膜に高エネルギー線が入射し
てゲート入力インピーダンスの低下により電流が流れよ
うとしても、インダクタンス回路による誘導起電力によ
り電流の流れを阻止する。インピーダンス回路により電
流の流れが阻止されることから、ゲート酸化膜中で高エ
ネルギー線入射により発生した電子・正孔対を電流化す
ることなく対消滅させ、情報を保持して誤動作を防止す
る。
（ａ）本発明の一実施例
以下、本発明の一実施例を第２図に基づいて説明する。
この第２図に本実施例装置の回路構成図を示す。
同図において本実施例に係る半導体メモリ装置は、Ｐ−
ＭＯＳ Ｐ 及びＮ −Ｍ ＯＳ ｎ １からな
るＣ−ＭＯＳインバーターとＰ−ＭＯＳ Ｐ２及びＮ
−Ｍ ＯＳ ｎ ２からなるＣ−ＭＯＳインバータ
２とを電源■ −Ｖ 間に並列接続し、前記ＤＤ
ＳＳ Ｃ−ＭＯＳインバーターの出力端とＣ−ＭＯＳインバー
タ２の入力端との間にインダクタンス回路３を接続する
と共に前記Ｃ−ＭＯＳインバーターの入力端とＣ−ＭＯ
Ｓインバータ２の出力端との間にインダクタンス回路４
を接続する構成である。
ＭＯＳ Ｐ 及びＮ −Ｍ ＯＳ ｎ １からな
るＣ−ＭＯＳインバーターとＰ−ＭＯＳ Ｐ２及びＮ
−Ｍ ＯＳ ｎ ２からなるＣ−ＭＯＳインバータ
２とを電源■ −Ｖ 間に並列接続し、前記ＤＤ
ＳＳ Ｃ−ＭＯＳインバーターの出力端とＣ−ＭＯＳインバー
タ２の入力端との間にインダクタンス回路３を接続する
と共に前記Ｃ−ＭＯＳインバーターの入力端とＣ−ＭＯ
Ｓインバータ２の出力端との間にインダクタンス回路４
を接続する構成である。
次に、前記構成に基づく本実施例装置の動作について説
明する。
明する。
まず、入力端子ＩＮから入力信号ｒＬＪが入力されると
Ｃ−ＭＯＳインバータ２のＰＭＯ８Ｐ２がＯＮ状態とな
り、Ｎ−Ｍｏ８ｎｌがＯＦＦ状態となる。また、前記Ｏ
Ｎ状態となったＰ−Ｍｏ８ Ｐ を介して電源”Ｄ
ＤよりＣ−Ｍｏ８ＩのＰ−Ｍｏ８ Ｐ、及びＮ−Ｍｏ
８ｎ１の各ゲートにｒＨＪレベルの電圧を印加すること
により、Ｐ−ＭＯＳ Ｐ、がＯＦＦ状態となり、Ｎ−
Ｍｏ５ ｎｌがＯＮ状態となる。このようにして前記入
力された入力信号をｒＨＪレベル（■、Ｄレベル）の情
報として保持することとなる。
Ｃ−ＭＯＳインバータ２のＰＭＯ８Ｐ２がＯＮ状態とな
り、Ｎ−Ｍｏ８ｎｌがＯＦＦ状態となる。また、前記Ｏ
Ｎ状態となったＰ−Ｍｏ８ Ｐ を介して電源”Ｄ
ＤよりＣ−Ｍｏ８ＩのＰ−Ｍｏ８ Ｐ、及びＮ−Ｍｏ
８ｎ１の各ゲートにｒＨＪレベルの電圧を印加すること
により、Ｐ−ＭＯＳ Ｐ、がＯＦＦ状態となり、Ｎ−
Ｍｏ５ ｎｌがＯＮ状態となる。このようにして前記入
力された入力信号をｒＨＪレベル（■、Ｄレベル）の情
報として保持することとなる。
また、入力信号ｒＨＪが入力された場合においても、同
様に動作してｒＬＪレベル（０■レベル）の情報として
入力信号を保持する。
様に動作してｒＬＪレベル（０■レベル）の情報として
入力信号を保持する。
前記情報保持状態においてＣ−ＭＯＳインバータ２のＮ
−Ｍ ＯＳ ｎ ２に高エネルギー線が入射した場
合の情報保持動作について詳述する。
−Ｍ ＯＳ ｎ ２に高エネルギー線が入射した場
合の情報保持動作について詳述する。
前記高エネルギー線が入射されることによりＮＭ ＯＳ
ｎ ２のゲート入力インピーダンスが低下してドレ
イン−ソース間にα（Ａ）の電流が流れようとする。こ
の電流αか流れようとするとＮＭｏ８ ｎｌのドレイン
側（出力端子ＯＴ、″Ｔ側）の電位が■ から■ −γ
、・α（ここで、γ２ＤＤ ＤＤ
。
ｎ ２のゲート入力インピーダンスが低下してドレ
イン−ソース間にα（Ａ）の電流が流れようとする。こ
の電流αか流れようとするとＮＭｏ８ ｎｌのドレイン
側（出力端子ＯＴ、″Ｔ側）の電位が■ から■ −γ
、・α（ここで、γ２ＤＤ ＤＤ
。
１；！ Ｎ −Ｍ ＯＳ ｎ ２の抵抗骨）に低下し
ようとする。前記電流α［Ａ）が流れようとして電圧γ
２・α〔ｖ〕だけ電圧降下が生しようとすると、インダ
クタンス回路４が電圧γ ・α〔ｖ〕に相当する逆起電
力を生じて電流の流れを実質的に阻止することとなる。
ようとする。前記電流α［Ａ）が流れようとして電圧γ
２・α〔ｖ〕だけ電圧降下が生しようとすると、インダ
クタンス回路４が電圧γ ・α〔ｖ〕に相当する逆起電
力を生じて電流の流れを実質的に阻止することとなる。
このように、前記Ｎ−ＭＯ３ｎ２のゲート酸化膜中に高
エネルギー線の入射により発生した電子・正孔対を電流
化させることなく、対消滅させることができる。
エネルギー線の入射により発生した電子・正孔対を電流
化させることなく、対消滅させることができる。
（ｂ）本発明の他の実施例
他の実施例に係る半導体メモリ装置を第３図及び第４図
に基づいて説明する。第３図は他の実施例装置のパター
ンレイアウト平面図、第４図は第３図Ａ−Ａ線断面図を
示す。
に基づいて説明する。第３図は他の実施例装置のパター
ンレイアウト平面図、第４図は第３図Ａ−Ａ線断面図を
示す。
前記各図において他の実施例に係る半導体メモリ装置は
、前記第２図記載の実施例と同様にＣ−ＭＯＳインバー
ター、２及びインダクタンス回路３．４を備えて構成し
、前記構成に加えて前記Ｃ−ＭＯＳインバータ１．２及
びインダクタンス回路３．４を同一半導体基板上に形成
すると共に、前記インダクタンス回路３．４をＣ−ＭＯ
Ｓインバータ１のポリシリコン層１１（又は、Ｃ−ＭＯ
Ｓインバータ２のポリシリコン層２１）、！：Ｃ−ＭＯ
Ｓインバータ２のアルミ配線層２２（又はＣ−ＭＯＳイ
ンバータ１のアルミ配線層１２）とを酸化シリコン層１
０を介して積層形成する構成である。
、前記第２図記載の実施例と同様にＣ−ＭＯＳインバー
ター、２及びインダクタンス回路３．４を備えて構成し
、前記構成に加えて前記Ｃ−ＭＯＳインバータ１．２及
びインダクタンス回路３．４を同一半導体基板上に形成
すると共に、前記インダクタンス回路３．４をＣ−ＭＯ
Ｓインバータ１のポリシリコン層１１（又は、Ｃ−ＭＯ
Ｓインバータ２のポリシリコン層２１）、！：Ｃ−ＭＯ
Ｓインバータ２のアルミ配線層２２（又はＣ−ＭＯＳイ
ンバータ１のアルミ配線層１２）とを酸化シリコン層１
０を介して積層形成する構成である。
次に、前記インダクタンス回路３．４を形成するポリシ
リコン層１１（又は２１）とアルミ配線層２２（又は１
２）との重複部分の長さｌについて詳述する。
リコン層１１（又は２１）とアルミ配線層２２（又は１
２）との重複部分の長さｌについて詳述する。
高エネルギー線がＰ−Ｍｏ３ Ｐ ＸＰ 又はＮ
−Ｍｏ３ ｎ 、ｎ のいずれかのゲートに入射
した場合に、この入射したゲートのゲート入力インピー
ダンスに変化が生じる。このゲート入力インピーダンス
が低下した場合に前記インダクタンス回路３．４により
φ＝ｔａｎ−１（Ｌω／Ｒ）の位相差で誘導電流が流れ
ることとなる。前記位相差φはφ＝π／２のときインダ
クタンス回路３．４の効果が最大となる。本実施例の場
合には前記位相差φをφ＝３π／８となるように選定す
る。
−Ｍｏ３ ｎ 、ｎ のいずれかのゲートに入射
した場合に、この入射したゲートのゲート入力インピー
ダンスに変化が生じる。このゲート入力インピーダンス
が低下した場合に前記インダクタンス回路３．４により
φ＝ｔａｎ−１（Ｌω／Ｒ）の位相差で誘導電流が流れ
ることとなる。前記位相差φはφ＝π／２のときインダ
クタンス回路３．４の効果が最大となる。本実施例の場
合には前記位相差φをφ＝３π／８となるように選定す
る。
ここで、Ｌはインダクタンス、Ｒは配線抵抗、ωは角周
波数である。なお、角周波数ωは高エネルギー線がゲー
ト酸化膜に入射したとき電子・正孔対を発生する時間を
ｔ とするとω＝π／２ｔ。
波数である。なお、角周波数ωは高エネルギー線がゲー
ト酸化膜に入射したとき電子・正孔対を発生する時間を
ｔ とするとω＝π／２ｔ。
で与えられる。
いま、前記電子・正孔対の発生する時間ｔ を１０ ［
ｎ５ｅｃ 〕、配線抵抗を１０−’［Ω〕とすると、イ
ンダクタンス回路３．４のインダクタンスＬ１は Ｌ１＝（Ｒ／ω）・ｔａｎ φ ＝（２Ｘ１０Ｘ１０’／π） ＸＩＯ−’Ｘ＋ａｎ （３π／８） ＝１．５Ｘ１０ （Ｈ：ｌ ・・・（１）
となる。
ｎ５ｅｃ 〕、配線抵抗を１０−’［Ω〕とすると、イ
ンダクタンス回路３．４のインダクタンスＬ１は Ｌ１＝（Ｒ／ω）・ｔａｎ φ ＝（２Ｘ１０Ｘ１０’／π） ＸＩＯ−’Ｘ＋ａｎ （３π／８） ＝１．５Ｘ１０ （Ｈ：ｌ ・・・（１）
となる。
また、ポリシリコン層１１．２１とアルミ配線層１２．
２２との重複部分の配線長をｌとしたときのインダクタ
ンスをＬ２とすると、 Ｌ ＝ Ｃ１ｔ、ｔｇ ／π） （ｌｏｇ （ｂ
／ａ） ＋１／４）・・・ （２） で表わすことができる。ここで、ａは配線（ポリシリコ
ン層、アルミ配線層）の幅、ｂは配線（ポリシリコン層
、アルミ配線層）の間隔である。なお、本実施例におい
ては、配線幅ａ−１〔μｍ〕、配線間隔ｂ＝１ 〔μｍ
〕とする。この各数値を（２）式に代入すると、 Ｌ −（１／π）Ｘｉ、２Ｘ１０ ’Ｘ０．２５・
・・（３） となる。
２２との重複部分の配線長をｌとしたときのインダクタ
ンスをＬ２とすると、 Ｌ ＝ Ｃ１ｔ、ｔｇ ／π） （ｌｏｇ （ｂ
／ａ） ＋１／４）・・・ （２） で表わすことができる。ここで、ａは配線（ポリシリコ
ン層、アルミ配線層）の幅、ｂは配線（ポリシリコン層
、アルミ配線層）の間隔である。なお、本実施例におい
ては、配線幅ａ−１〔μｍ〕、配線間隔ｂ＝１ 〔μｍ
〕とする。この各数値を（２）式に代入すると、 Ｌ −（１／π）Ｘｉ、２Ｘ１０ ’Ｘ０．２５・
・・（３） となる。
前記インダクタンスＬｌとなるようにインダクタンスＬ
を決定すると、Ｌ ＝Ｌ２となる。
を決定すると、Ｌ ＝Ｌ２となる。
（１）式及び（２）、（３）式より配線長ｌを求めると
、 ＜１／π）μｏ （ｌｏｇ （ｂ／ａ） ＋１／４）
＝Ｌ１ ｚ＝（Ｌ、 π／μ０） ／ （ｌｏｇ （ｂ／ａ）＋ １／４）（１，５Ｘ
１０−１２π） ／（１，２Ｘ１０’Ｘ０．２５） ＝１５．７ｘｌＯ−６［：μｍ〕 となり、Ｌ （＝１．５Ｘ１０ ）を得るために
は配線長をＡ＝１５．７Ｃμｍ〕の重複する線路長とす
ることが必要となる。
、 ＜１／π）μｏ （ｌｏｇ （ｂ／ａ） ＋１／４）
＝Ｌ１ ｚ＝（Ｌ、 π／μ０） ／ （ｌｏｇ （ｂ／ａ）＋ １／４）（１，５Ｘ
１０−１２π） ／（１，２Ｘ１０’Ｘ０．２５） ＝１５．７ｘｌＯ−６［：μｍ〕 となり、Ｌ （＝１．５Ｘ１０ ）を得るために
は配線長をＡ＝１５．７Ｃμｍ〕の重複する線路長とす
ることが必要となる。
（ｃ）本発明のその他の実施例
その他の実施例における他のパターンレイアウトを第５
図に示す。同図において、前記第３図と同様にポリシリ
コン層とアルミ配線層とを重複して積層形成することに
よりインダクタンス回路３．４を構成する。このインダ
クタンス回路３．４は前記第３図の場合と同様に重複す
る線路長を！＝１．５ 〔μｍ〕として形成することが
できる。
図に示す。同図において、前記第３図と同様にポリシリ
コン層とアルミ配線層とを重複して積層形成することに
よりインダクタンス回路３．４を構成する。このインダ
クタンス回路３．４は前記第３図の場合と同様に重複す
る線路長を！＝１．５ 〔μｍ〕として形成することが
できる。
なお、前記各実施例においてはイン／＜−タ回路をＣ−
ＭＯＳインバータで構成することとしたが、エンハンス
メントモードのトランジスタ（Ｅ−ＭＯ８）を直列接続
して形成されるＥ／Ｅインバータ回路、デイプリージョ
ンモードのトランジスタ（Ｄ−ＭＯ５）とＥ−ＭＯ３と
を直列接続して形成されるＥ／Ｄインバータ回路で構成
することもてきる。
ＭＯＳインバータで構成することとしたが、エンハンス
メントモードのトランジスタ（Ｅ−ＭＯ８）を直列接続
して形成されるＥ／Ｅインバータ回路、デイプリージョ
ンモードのトランジスタ（Ｄ−ＭＯ５）とＥ−ＭＯ３と
を直列接続して形成されるＥ／Ｄインバータ回路で構成
することもてきる。
以上説明したように本発明においては、逆向きに並列接
続された入力・出力のインバータ回路の各人・８力端子
間にインダクタンス回路を接続することにより、インバ
ータ回路を構成するトランジスタのゲート酸化膜に高エ
ネルギー線が入射してゲート入力インピーダンスの低下
により電流が流れようとしても、インダクタンス回路に
よる誘導起電力により電流の流れが阻止されることから
、ゲート酸化膜中で高エネルギー線入射により発生した
電子・正孔対を電流化することなく対消滅させ、情報を
保持して誤動作を防止する効果を有する。
続された入力・出力のインバータ回路の各人・８力端子
間にインダクタンス回路を接続することにより、インバ
ータ回路を構成するトランジスタのゲート酸化膜に高エ
ネルギー線が入射してゲート入力インピーダンスの低下
により電流が流れようとしても、インダクタンス回路に
よる誘導起電力により電流の流れが阻止されることから
、ゲート酸化膜中で高エネルギー線入射により発生した
電子・正孔対を電流化することなく対消滅させ、情報を
保持して誤動作を防止する効果を有する。
第１図は本発明の原理説明図、
第２図は本発明の一実施例回路構成図、第３図は本発明
の他の実施例におけるパターンレイアウト平面図、 第４図は第３図記載のパターンレイアウトＡ−Ａ線断面
図、 第５図は本発明のその他の実施例におけるパターンレイ
アウト図、 第６図は第５図記載のパターンレイアウトＢ−Ｂ線断面
図、 第７図は従来の半導体メモリ装置の構成回路図、第８図
は第７図記載回路におけるパターンレイアウト平面図、 第９図は第７図記載回路における他のパターンレイアウ
ト平面図、 第１０図は従来の他の半導体メモリ装置の構成回路図を
示す。 １．２・・・インバータ（Ｃ−ＭＯＳインバータ回路） ３．４・・・インダクタンス回路 Ｐ 、Ｐ ・・・ＰチャネルＭＯ３ｎｌＳｎ２・・
・ＮチャネルＭＯ３ １０・・・酸化シリコン層 １１．２１・・・ポリシリコン層 １２．２２・・・アルミ配線層 ＩＮ・・・入力端子 ＯＵＴ・・・出力端子
の他の実施例におけるパターンレイアウト平面図、 第４図は第３図記載のパターンレイアウトＡ−Ａ線断面
図、 第５図は本発明のその他の実施例におけるパターンレイ
アウト図、 第６図は第５図記載のパターンレイアウトＢ−Ｂ線断面
図、 第７図は従来の半導体メモリ装置の構成回路図、第８図
は第７図記載回路におけるパターンレイアウト平面図、 第９図は第７図記載回路における他のパターンレイアウ
ト平面図、 第１０図は従来の他の半導体メモリ装置の構成回路図を
示す。 １．２・・・インバータ（Ｃ−ＭＯＳインバータ回路） ３．４・・・インダクタンス回路 Ｐ 、Ｐ ・・・ＰチャネルＭＯ３ｎｌＳｎ２・・
・ＮチャネルＭＯ３ １０・・・酸化シリコン層 １１．２１・・・ポリシリコン層 １２．２２・・・アルミ配線層 ＩＮ・・・入力端子 ＯＵＴ・・・出力端子
Claims (1)
- 【特許請求の範囲】 １）入力端子（ＩＮ）と出力端子（ＯＵＴ）との間に一
対の入力及び出力のインバータ回路（１、２）を互いに
逆向きに並列接続し、当該一対の入力及び出力のインバ
ータ回路（１、２）を一単位として形成される半導体メ
モリ装置において、 前記入力端子（ＩＮ）と出力インバータ（２）の入力端
との間及び前記出力端子（ＯＵＴ）と入力インバータ（
１）の入力端との間にインダクタンス回路（３、４）を
接続することを 特徴とする半導体メモリ装置。 ２）前記請求項１記載の半導体メモリ装置において、 前記インダクタンス回路（３、４）は半導体基板上に積
層されるポリシリコン層とアルミ配線層とを絶縁層を介
して重ね合せて形成することを特徴とする半導体メモリ
装置。 ３）前記請求項１記載の半導体メモリ装置において、 前記入力及び出力インバータ（１、２）は相補形のＭＯ
Ｓトランジスタで形成することを 特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251252A JPH04129094A (ja) | 1990-09-19 | 1990-09-19 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251252A JPH04129094A (ja) | 1990-09-19 | 1990-09-19 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04129094A true JPH04129094A (ja) | 1992-04-30 |
Family
ID=17220004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2251252A Pending JPH04129094A (ja) | 1990-09-19 | 1990-09-19 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04129094A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003090229A3 (en) * | 2002-04-17 | 2005-03-10 | Xilinx Inc | Memory cells enhanced for resistance to single event upset |
| US7684232B1 (en) | 2007-09-11 | 2010-03-23 | Xilinx, Inc. | Memory cell for storing a data bit value despite atomic radiation |
-
1990
- 1990-09-19 JP JP2251252A patent/JPH04129094A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003090229A3 (en) * | 2002-04-17 | 2005-03-10 | Xilinx Inc | Memory cells enhanced for resistance to single event upset |
| US7684232B1 (en) | 2007-09-11 | 2010-03-23 | Xilinx, Inc. | Memory cell for storing a data bit value despite atomic radiation |
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