JPH04130655A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路に関し、特に複数の機能ブロ
ックを有する半導体集積回路に関するものである。

［従来の技術］ 記憶装置において、より大容量かつ高速な記憶装置を得
るため、メモリの階層化と呼ばれる既知の構成が用いら
れる。すなわち、キャッシュメモリと呼ばれる比較的小
容量の高速なメモリデバイスとメインメモリと呼ばれる
比較的大容量の低速なメモリデバイスを組合せた構成で
ある。ここで、−船釣に高速なメモリデバイス（キャッ
シュメモリ）は集積度が低く高コストであり低速なメモ
デバイス（主メモリ）は集積度が高く低コスト１ある。

そこで、前記キャッシュメモリを比較的ｌ］容量とし前
記メインメモリを比較的大容量とすイことにより、低コ
ストかつ高速な記憶装置を得イことができる。

第３図は、前記記憶装置の一例を示すブロック図である
。同図を参照して、記憶装置１はランタムアクセスメモ
リであり、メインメモリ２と、碑ヤッシュメモリ３と、
記憶装ｆｆ１ｌの全体の制御Ｂ行ない、かつ記憶装置１
の外部と信号の受渡し４行なう制御回路４とを含む。

前記第３図の記憶装置の動作を説明する。記憶装置１に
データが書込まれる場合には、入力されるデータは制御
回路４によりメインメモリ２の所定のアドレスに記憶さ
れる。さらに入力されるデータとそのデータのメインメ
モリのアドレスとの組がキャッシュメモリ３にも記憶さ
れる。メインメモリ２およびキャッシュメモリ３にデー
タが記憶された時点で、記憶装置１に対する書込動作が
完了する。したがって、書込動作はすべてのメモリデバ
イスがメインメモリ２である場合とほぼ等しい。前述の
ごとくしてデータが書込まれることによって、キャッシ
ュメモリ３の容量が一杯になると、将来参照される可能
性の低いデータとアドレスの組はキャッシュメモリ３か
ら消去される。

こうすることによって、キャッシュメモリ３にはデータ
を書込むための余地が作られる。将来参照される可能性
の低いデータを判別する方法は各種知られているが、単
純な方法として、最も長い期間参照されなかった期間は
、将来アクセスされる可能性を低いとみなして消去する
方法が有効であることが知られている。このようにして
、将来参照される可能性の高いデータはメインメモリ２
およびキャッシュメモリ３の両方に記憶され、将来参照
される可能性の低いデータはメインメモリ２のみに記憶
されるようにする。

次に記憶装置１から特定のアドレスをもつデータが読出
される場合を説明する。求めるアドレスがキャッシュメ
モリ３に記憶されたいた場合には、制御回路４はキャッ
シュメモリ３のみにアクセスを行ない、データを出力す
る。したがって、読出動作は、すべてのメモリデバイス
がメインメモリ２である場合よりも高速となる。しかし
、求めるアドレスがキャッシュメモリ３に記憶されてい
なかった場合には、制御回路４はメインメモリ２にアク
セスを行ない、データを出力すると同時に、同一のデー
タをそのメインメモリ２におけるアドレスの組をキャッ
シュメモリ３にも書込む。したがって、求めるアドレス
がキャッシュメモリ３に記憶されていない場合における
読出動作は、すべてのメモリデバイスがメインメモリ２
である場合とほぼ同じとなる。これをキャッシュメモリ
ミスと呼ぶ。しかし、前記したごとく将来参照される可
能性の低いデータを判別する方法を用いることにより、
キャッシュミスはほとんど発生しない。

したがって、読出動作はすべてのメモリデバイスがメイ
ンメモリ２である場合よりも平均して高速となる。

ところで、半導体集積回路においてウェハスケールイン
テグレーション（以下ＷＳ■と呼ぶ）と呼ばれるデバイ
スが広く知られている。このデバイスは、単一のウェハ
上に回路を構成し、ウェハをグイシングすることなくウ
ェハ全体にまとまった機能をもたせている。

第４図は従来のＷＳＩの一例を示す平面図である。同図
を参照して、この半導体集積回路は前記メモリの階層化
が用いたランダムアクセス記憶装置である。ウェハＷ内
には、それぞれ独立した複数のメインメモリ２およびキ
ャッシュメモリ３がマトリクス状に配置されている。さ
らに、ウェハＷの周辺部分に、このＷＳ■全体の制御を
行なう制御回路４が配置されている。制御回路４の内部
には、ＷＳＩの外部と信号のやりとりを行なう接続端子
５が配置されている。さらに、メインメモリ２、キャッ
シュメモリ３、制御回路４、接続端子５は互いに配線パ
ターン（図示しない）によって結ばれている。

この従来のＷＳＩの一例では、メインメモリ２は冗長回
路（図示しない）をもち、キャッシュメモリ３および制
御回路４は冗長回路をもたない。

この第４図に示した従来のＷＳＩにおいては、メインメ
モリ２のうち、制御回路４に最も近いメインメモリ２Ａ
は、制御回路４から距離Ｌ１の近傍に配置されているた
め、配線遅延は小さく、メインメモリ２Ａに対してのア
クセスは高速で行なうことができる。しかし、制御回路
４から最も遠いメインメモリ２Ｂは、制御回路４から距
離Ｌ２の位置に配置されており、Ｌ２が長いため配線遅
延が大きく、メインメモリ２Ｂに対してのアクセスは高
速で行なうことができない。このため、ＷＳ■全体の速
度が低下するという問題がある。

さらに、このＷＳＩでは、キャッシュメモリ３ないし制
御回路４に欠陥が生じた場合は、キャッシュメモリ３な
いし制御回路４が冗長回路をもたないため、ＷＳＩ全体
の機能は失われる。したがって、キャッシュメモリ３お
よび制御回路４は欠陥の生じにくい部分に配置されるこ
とが望ましい。

一方、メインメモリ２に欠陥が生じた場合には、冗長回
路により多くの場合救済が可能である。しかし、前記従
来のＷＳＩにおいては、キャッシュメモリ３および制御
回路４は欠陥の生じゃすいウェハ周辺部に配置されてい
る。このウェハの周辺部は製造上のばらつきなどによる
欠陥が発生しやすいということが知られている。よって
、前記従来のＷＳＩには製造時の歩留りが低下するとい
う問題がある。

第５図は、Ｕ、　Ｓ、　Ｐ、　４．４９３．０５５に示
されたＷＳＩの他の一例を示す図である。同図のＷＳＩ
は、シリアルアクセスメモリと呼ばれる構成をもち、シ
ーケンシャルにデータの読書きを行なう記憶装置である
。したがって、通常のランダムアクセスメモリのような
、アドレスを指定してランダムアクセスを行なう機能は
もたない。同図を参照して、ウェハＷ内には、それぞれ
独立した複数のメインメモリ２がマトリクス状に配置さ
れている。それぞれのメインメモリ２の内部には、メイ
ンメモリ２同士の接続を制御するための回路（図示しな
い）が内蔵されている。ウェハＷの概略中心には、ＷＳ
Ｉの外部と信号のやりとりを行なうための接続端子の組
５ａ、５ｂ、５ｃ、５ｄがそれぞれ配置されている。接
続端子の組５ａに接続されるメインメモリ２をメインメ
モリ２ａとする。接続端子の組５ｂに接続されるメイン
メモリ２を、メインメモリ２ｂとする。接続端子の組５
Ｃに接続されるメインメモリ２を、メインメモリ２ｃと
する。接続端子の組５ｄに接続されるメインメモリ２を
、メインメモリ２ｄとする。さらに、メインメモリ２は
相互に複数の配線パターンによって隣接するすべての他
のメインメモリに接続されている。ここで、このＷＳＩ
はシリアルアクセスメモリであるため、この配線パター
ンはアドレス信号を伝達する必要はなく、多数のメイン
メモリ２の相互接続が容易に実現される。

このＷＳＩにおいて、上記半導体集積回路がウェハＷ上
に形成された後メインメモリ２の検査を行ない、良品で
あったメインメモリ２のみを螺旋状に相互接続する信号
経路８がメインメモリ２同士の接続を制御する回路によ
って形成される。不良となったメインメモリ２は、前記
メインメモリ２同士の接続を制御する回路によって電気
的に切離される。ここで、前記メインメモリ２ａ、２ｂ
。

２ｃ、２ｄのうちいずれか１つが良品であれば、前記接
続端子の組５ａ、５ｂ、５ｃ、５ｄのいずれかを用いる
ことにより、ＷＳＩの外部と信号のやりとりを行なうこ
とが可能となる。また、メインメモリ２ａ、２ｂ、２ｃ
、２ｄ以外のメインメモリ２は、前記メインメモリ２同
士の接続を制御する回路によって置換えが可能であるの
で、製造上のばらつきなどによる欠陥がメインメモリ２
のいずれかに生じても、多くの場合救済が可能である。

しかし、第５図に示したＷ、ＳＩは、シリアルアクセス
メモリであるためにランダムアクセスが不可能であり、
また前記メモリの階層化を用いていないために高速化が
困難であるという問題がある。

［発明が解決しようとする課題］ 以上説明したように、第４図に示した従来の半導体集積
回路においては、制御回路４から最も遠いメインメモリ
２Ｂが制御回路４から離れて配置されているため、半導
体集積回路全体の速度が低下するという問題がある。さ
らにキャッシュメモリ３および制御回路４がウェハＷの
周辺部分に配置されているため、製造時の歩留りは低下
するという問題がある。

また、第５図に示した従来の半導体集積回路においては
、シリアルアクセスメモリであるためにランダムアクセ
スが不可能である。また、メモリの階層化を用いていな
いために高速化が困難であるという問題がある。

本発明は上記のような問題に鑑みてなされたものであり
、効率のよい配置を実現することにより、高速かつ高歩
留りである半導体集積回路を提供することを目的とする
。

［課題を解決するための手段］ 本発明に係る半導体集積回路は、半導体基板と、前記半
導体基板の主表面に形成される動作速度がそれぞれ異な
る複数の機能ブロックと、外部からの信号に応答して前
記複数の機能ブロックを制御する制御ブロックとを含む
半導体集積回路であって、 前記制御ブロックは、前記半導体基板の中央に配置され
、前記複数の機能ブロックのうち動作速度の最も速い機
能ブロックが前記制御ブロックの周囲に配置され、最も
動作速度の遅い機能ブロックが前記半導体基板の周辺に
配置されることを特徴とする。

また、もう一つの発明は半導体ウェハに動作速度に従っ
て階層化された複数のメモリ手段と、外部からの読出／
書込信号に応答して、前記複数のメモリ手段への書込制
御および、前記複数のメモリ手段からの読出制御を行な
うための制御手段とを形成した半導体集積回路であって
、 前記制御手段はウェハの中央に配置され、前記複数のメ
モリ手段のうち動作速度の最も速いメモリ手段を前記制
御手段に最も近い周囲に配置し、動作速度の最も遅いメ
モリ手段をウェハの周辺に配置したことを特徴とする。

［作用］ 上記構成の本発明では、同じ速度で動作する機能ブロッ
クの、制御ブロックからの距離は、従来のものと比較し
て平均化される。このため、配線の長さが異なることに
よる信号の遅延が生じにくい。また、制御ブロックと、
動作速度の速い機能ブロックとは、半導体基板の周辺部
に配置されないため、歩留りが向上する。

［実施例］ 第１図は本発明の半導体集積回路の一実施例を示す平面
図である。第１図において、ウェハＷ内には、それぞれ
独立したメインメモリ２およびキャッシュメモリ３がマ
トリクス状に配置されている。ここで、メインメモリ２
はウェハＷの周辺に配置されており、キャッシュメモリ
３はメインメモリ２の内側に配置されている。さらに、
キャッシュメモリ３の内側であってウェハＷの概略中央
に、このＷＳＩ全体の制御を行なうための制御回路４が
配置されている。制御回路４の内部には、ＷＳＩの外部
と信号のやりとりを行なうための接続端子５が配置され
ている。さらに、メインメモリ２、キャッシュメモリ３
、制御回路４、接続端子５は互いに配線パターン（図示
しない）によって結ばれている。ここで、メインメモリ
２は冗長回路（図示しない）を持ち、キャッシュメモリ
３および制御回路４は冗長回路をもたない。

第２図は前記第１図の半導体集積回路のブロック図であ
る。同図において、メインメモリ２は、アドレスデコー
ダ２１と、メモリセル２２とデータ入出力回路２３とを
含む。キャッシュメモリ３は、アドレスデコーダ３１と
、メモリセル３２と、データ入出力回路３３とを含む。

制御回路４は外部入力端子Ｒ／Ｗに接続され、外部から
の読出／書込信号に応答して読出および書込のための制
御信号を発生するＲ／Ｗコントロール回路４１と、外一
部アドレスラッチ回路４２と、アドレス選択スイッチ４
３と、データ入力端子Ｄｉに接続されるデータ人力バッ
ファ４と、データ人力バッファ４４の出力に接続される
データ入力選択スイッチ人力４５と、データ出力端子Ｄ
ｏに接続されるデータ出力バッファ４６と、データ出力
バッフ７４６の入力に接続されるデータ出力選択スイッ
チ４７と、比較回路４８と、キャッシュメモリ制御回路
４９とを含む。

上記第１図および第２図の半導体集積回路の動作を説明
する。

（１）　入力端子Ｒ／Ｗを通して入力される書込信号に
応答して、Ｒ／Ｗコントロール回路４１は、外部アドレ
スラッチ回路４２、データ人力バッファ４４を能動化す
る。こうすることにより、外部からのアドレスが外部ア
ドレスラッチ回路４２によりラッチされ、外部からのデ
ータがデータ人力バッフ７４４によりラッチされる。ア
ドレスはアドレス選択スイッチ４３、データ入力選択ス
イッチ４５を通して、メインメモリ２のデータ入出力回
路２３に与えられる。メインメモリ２のアドレスデコー
ダ２１は、アドレスを解読し、メモリセル２２の指定さ
れたアドレスにデータを書込む。メインメモリ２のアド
レスと、データとの組は、キャッシュメモリ３のデータ
入出力回路３３に与えられる。キャッシュメモリ制御回
路４９は、適当なアドレスをアドレスデコーダ３１に与
え、メインメモリ２のアドレスとデータとの組をメモリ
セル３２に書込む。また、キャッシュメモリ制御回路４
９は、データを書込む際に、キャッシュメモリ３の容量
が一杯になったかどうかを検出する。キャッシュメモリ
３の容量が一杯になった場合には、最も古いデータとア
ドレスの組を消去することによって、キャッシュメモリ
３の容量に余地をつくり、上記メインメモリのアドレス
とデータとの組を書込む。

（２）　読出動作 入力端子Ｒ／Ｗを通して入力される続出指令に応答して
、Ｒ／Ｗコントロール回路４１は、外部アドレスラッチ
回路４２、データ出力バッファ４６を能動化する。外部
アドレスラッチ回路４２のアドレスラッチ動作に応答し
て、キャッシュメモリ制御回路４９は、キャッシュメモ
リ３のメモリセル３２に記憶されたアドレスを順次読出
す。この読出されたアドレスは、比較回路４８に与えら
れる。比較回路４８は、キャッシュメモリ３からのアド
レスと、外部アドレスラッチ回路４２からのアドレスと
の一致を検出する。そして、両アドレスが一致した場合
には、キャッシュメモリ３のメモリセル３２に記憶した
データを、データ入出力回路３３から出力する。データ
入出力回路３３から出力されたデータは、データ出力選
択スイッチ４７、データ出力バッファ４６、データ出力
端子ＤＯの経路を通して外部に出力される。しかし、外
部アドレスラッチ回路４２によりラッチされたアドレス
と、キャッシュメモリ３からのアドレスが一致しない場
合には、比較回路４８は、アドレスをメインメモリ２に
与えるための信号をアドレス選択スイッチ４３に与える
とともに、メインメモリ２からのデータを選択させるた
めの信号をデータ出力選択スイッチ４７に出力する。こ
うすることにより、メインメモリ２のアドレスデコーダ
２１にアドレスが与えられ、メインメモリ２のメモリセ
ル２２に記憶されたデータがデータ入出力回路２３から
出力される。データ入出力回路２３から出力されたデー
タは、データ出力選択スイッチ４７、データ出力バッフ
ァ４６、データ出力端子ＤＯを通して外部に出力される
。また、データ入出力回路２３から出力されたデータは
、アドレスとともにキャッシュメモリ３にも与えられる
。

この結果キャッシュメモリ３のメモリセル３２にアドレ
スとデータとの組が記憶される。このキャッシュメモリ
に記憶されたデータは次回の読出に供される。

以上述べたよにうに、書込および読出時には、キャッシ
ュメモリ３に対し必ずアクセスが行われる。しかし、読
出時にキャッシュメモリ３に所望のデータが記憶されて
いる場合には、メインメモリ２に対しアクセスが行われ
ない。そのため、記憶装置全体の動作を高速化するため
には、キヤ。

シュメモリ２を制御回路４の近傍に配置することが必要
であり、メインメモリ２は、制御回路４がらある程度前
れていてもよい。

なお、第２図においては説明を簡単にするため、メイン
メモリ２およびキャッシュメモリ３はそれぞれ１つにし
ている。

以上の本発明の実施例であれば、メインメモリ２のうち
制御回路４から最も遠いメインメモリ２Ｂと制御回路４
との距離Ｌ２は、前記従来例の第４図における距離Ｌ２
よりも小さい。したがって、配線遅延の最大値は従来の
ＷＳＩより小さくすることが可能であり、ＷＳＩ全体の
動作を高速にすることができる。

さらに、キャッシュメモリ３ないし制御回路４に欠陥が
生じた場合には、キャッシュメモリ３ないし制御回路４
が冗長回路をもたないため、ＷＳＩ全体の機能が失われ
る。一方、メインメモリ２に欠陥が生じた場合には、冗
長回路により多くの場合は救済が可能である。したがっ
て、キャッシュメモリ３および制御回路４は欠陥の生じ
にくい部分に配置されていることが望ましい。この実施
例のＷＳＩにおいては、冗長回路をもたないキャッシュ
メモリ３および制御回路４は、製造上のばらつきなどに
よる欠陥が発生しにくい部分（ウェハＷの概略中央）に
配置されており、欠陥が発生しやすいウェハＷの周辺部
分には、冗長回路をもつメインメモリ２が配置されてい
る。この結果、制御回路４およびキャッシュメモリ３に
は、不良が発生しにくく、ＷＳＩ全体の歩留まりが向上
する。

なお、上記実施例では、メインメモリ２は冗長回路をも
ち、キャッシュメモリ３および制御回路４は冗長回路を
もたないが、メインメモリ２、キャッシュメモリ３、制
御回路４の各々に冗長回路をもたせてもよい。特に、メ
インメモリ２に冗長回路を持たせなくてもよい。

また、上記実施例では、ＷＳＩを示したが、ＷＳＩに代
えてダイシングされた半導体集積回路であってもよい。

この場合には、制御回路を中央に配し、動作速度の速い
キャッシュメモリを制御回路の周囲に配置し、ダイシン
グされた半導体基板の周辺に動作速度の遅いメインメモ
リを配置してもよい。

また、上記実施例では半導体集積回路が記憶装置である
としたが、記憶装置に代えて、高速で動作する機能ブロ
ック（たとえば論理回路）と低速で動作する機能ブロッ
クをそれぞれ１つ以上含み、かつ制御回路を中央に配置
した半導体集積回路においても本発明は適用することが
できる。以上のごとく、本発明の要所を変更しない限り
種々の設計変更を施すことが可能である。

［発明の効果］ 以上のように、本発明にかかる半導体集積回路であれば
、同じ速度で動作する機能ブロックの制御ブロックから
の距離は平均化されるため配線長さが異なることによる
信号に遅延が生じにくい。

また、制御ブロックと動作速度の速いメモリとは、基板
の周辺部に配置されないため、歩留りが向上するという
特有の効果が得られる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の一実施例を示す平面
図、茶２図は第１図の半導体集積回路のブロック図、東
３図はメモリの階層化を説明するためのブロック図、第
４図および第５図は従来のＷＳＩの配置を示した平面図
である。 図において、１は記憶装置、２はメインメモリ、３はキ
ャッシュメモリ、４は制御回路、５は接続端子、Ｗはウ
ェハ、２人は制御回路４に最も近いメインメモリ、２Ｂ
は制御回路４から最も遠いメインメモリである。 なお、゛図中同一符号は同一または相当部分を示す。 （は刀）Ｚ６ノ Ｒ，ｗ　、　　Ｒ，ｗイ富シツ入力［）　　　　　Ｃ１
ｏｃｋ　　：　　７Ｄ　７フイ８ノ号入力Ｓ；シＡｄｒ
ｅｕ　：　　？）’レス信５入力４）、ｏ　ｏｕｔ：テ
リＥ７）４）Ｄ＋：’ｆ−９入’１ｊｌｌ）　　　　　
　　４９　　キャシェメモ’Ｉ　！！１１岬凹正各・も
４図 罵５図 Ｗ　゛　ウ１ハ ２　　メイレメ七９ ２０〜２ｄ ５０〜５ｄ ↑饗、訃七ｙ畝子１：　ａｌｌヒＪれたメイ；メ七り接
続４子 信１経路 手 続 補 正 書（自発） 平成３年１４月１７日 多゛ 事件の表示 平成２年特許願第２５３１３５号 発明の名称 補正をする者 事件との関係 住所 名称 代表者 半導体集積回路

Claims (2)

【特許請求の範囲】
1. （１）半導体基板と、 前記半導体基板の主表面に形成される、動作速度がそれ
   ぞれ異なる複数の機能ブロックと、外部からの信号に応
   答して前記複数の機能ブロックを制御する制御ブロック
   とを含む半導体集積回路であって、 前記制御ブロックは、前記半導体基板の中央に配置され
   、前記複数の機能ブロックのうち動作速度の最も速い機
   能ブロックが前記制御ブロックの周囲に配置され、最も
   動作速度の遅い機能ブロックが前記半導体基板の周辺に
   配置されることを特徴とする半導体集積回路。
2. （２）半導体ウエハに動作速度に従って階層化された複
   数のメモリ手段と、外部からの読出／書込信号に応答し
   て、前記複数のメモリ手段への書込制御および、前記複
   数のメモリ手段からの読出制御を行なうための制御手段
   とを形成した半導体集積回路であって、 前記制御手段はウエハの中央に配置され、前記複数のメ
   モリ手段のうち動作速度の最も速いメモリ手段を前記制
   御手段に最も近い周囲に配置し、動作速度の最も遅いメ
   モリ手段をウエハの周辺に配置したことを特徴とする半
   導体集積回路。