JPH04130731A

JPH04130731A - 半導体集積回路装置の製造方法

Info

Publication number: JPH04130731A
Application number: JP25020790A
Authority: JP
Inventors: Tetsuo Watanabe; 哲夫渡辺
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-09-21
Filing date: 1990-09-21
Publication date: 1992-05-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路装置の製造技術に関し、特に
、ゲッタリング技術に関するものである。

〔従来の技術〕

近年、半導体集積回路装置においては、素子の微細化、
高集積化が進められている。しかし、素子の微細化、高
集積化に伴い、例えば信号電荷保持特性を劣化させるノ
イズの余裕度も益々小さくなってきている。そこで、ノ
イズを誘発する電荷の発生−再結合中心となる結晶欠陥
の密度を低減する必要がある。このノイズを誘発する結
晶欠陥は、半導体基板中に単独で存在する場合もあるが
、多くの場合、結晶欠陥と鉄（Ｆｅ）やタングステン（
Ｗ）等のような重金属原子との複合体で存在する。そし
て、前者より後者の欠陥の方が電気的に活性であり、ｐ
ｎ接合におけるリーク電流の増大やＤ　ＲＡ　Ｍ　（Ｄ
ｙｎａｍｉｃ　ＲＡＭ）のり７　し７　’／　ｘ　タイ
ムの短縮等、素子の電気的特性を劣化させる主要因とな
っている。このような問題を回避するため、近年は、結
晶欠陥あるいは有害な不純物を不活性化させるゲッタリ
ング技術の重要性が高まっている。

ゲッタリング技術については、例えば応用物理学会、昭
和５４年２月発行、「応用物理学会誌」Ｐ１３９〜Ｐ１
４２に記載があり、メカニカル・ゲッタリング（以下、
ＭＧという）法やイントリンシック・ゲッタリング（以
下、工Ｇという）法等について説明されている。

ＭＧ法は、半導体基板の裏面側に歪場を形成し、その歪
場をゲッタリングサイトとする技術である。

半導体基板の裏面に歪場を形成するには、例えば半導体
基板の裏面側から所定の原子をイオン打ち込みする方法
や半導体基板の裏面を研磨する方法等がある。

ところで、ゲッタリング効果を向上させるには、素子と
ゲッタリングサイトとの間の距離をできるだけ縮小する
ことが効果的である。しかし、ＭＧ法は、半導体基板の
裏面側にゲッタリングサイトを形成するので、素子とゲ
ッタリングサイトとの距離を短縮できない。すなわち、
ＭＧ法では充分なゲッタリング効果が得られない。そこ
で、素子とゲッタリングサイトとの距離を比較的短くで
きるＩＣ法が採用されている。ＩＣ法によれば、その距
離をＭＧ法の約１／１０に縮小できる。

ＩＧ法は、半導体基板に固溶する酸素を熱処理によって
析出させ、その析出物とその析出に伴い発生した転位等
の二次欠陥との複合体を半導体基板内に形成し、これを
ゲッタリングサイトとする技術である。ＩＣ法は、低温
熱処理、高温熱処理および中温熱処理から成る。最初の
低温熱処理は、析出核を形成するための熱処理であり、
約６００〜８００℃の熱処理を約２時間流している。続
く高温熱処理は、外方拡散により半導体基板表面の酸素
を減少させ、酸素の析出核を消滅させる熱処理である。

この際に、半導体基板内にゲッタリングサイトとなる二
次欠陥層を形成するとともに、半導体基板の主面側表層
に素子形成領域となる無欠陥層を形成する。ＩＣ法によ
れば無欠陥層の厚さを１０μｍ程度にできる。高温熱処
理は、約１１００℃以上の熱処理を約１時間施している
。最後の中温熱処理は、析出核に酸素を凝集し、析出を
大きくする処理であり、これによってゲッタリング効果
が増大する。中温熱処理は、約９５０〜１０００℃の熱
処理を５〜６時間時間族している。

〔発明が解決しようとする課題〕

ところが、上記従来のＩＧ法においては、以下の（１）
〜（４）の問題があることを本発明者は見い出した。

（１）、ＩＧ法の場合、半導体基板表層の無欠陥化は酸
素の外方拡散によっているが、基板結晶中の酸素濃度や
酸素析出の不均一化およびプロセス温度の低温化により
、半導体基板の表面に均一な厚さの無欠陥層を形成する
ことが困難となってきている。このため、無欠陥層の厚
さにある程度余裕を見込まなければならないので、これ
以上無欠陥層を薄く　（例えば１０μｍ以下に）形成す
ることは不可能である。すなわち、ゲッタリングサイト
と素子との間の距離をこれ以上薄くできない。このため
、ゲッタリング効果の向上が阻害される問題があった。

（２）、近年は、例えば同一半導体基板上にＭＧ３・Ｆ
ＥＴとバイポーラトランジスタとを形成する場合がある
。このような場合、ゲッタリングサイトを形成すべき最
適位置（平面位蓋右よび深さ位置）が各素子に応じて異
なる。しかし、従来のＩＧ法は、ゲッタリングサイトの
形成位置を制御することができないので、そのような場
合に対応できず、充分なゲッタリング効果を得ることが
できない問題があった。

（３）、また、従来のＩＣ法は、ゲッタリングサイトに
おける欠陥密度の制御が困難であり、欠陥密度に過不足
が生じる問題があった。すなわち、欠陥密度が少なすぎ
ると、ゲッタリング効果が低下し、また、欠陥密度が多
すぎると、結晶の塑性変形強度を弱め、熱応力転位等が
発生する問題があった。

（４）、さらに、従来のＩＧ法は、半導体基板内に含有
された酸素の過飽和による析出を利用してゲッタリング
サイトを形成するので、例えばＦＺ（Ｆｌｏａｔｉｎｇ
　Ｚｏｎｅ）法やＭＣＺ　（Ｍａｇｎｅｔｉｃｆｉｅｌ
ｄ　Ｃｚｏｃｈｒａｌｓｋｉ）法によって製造された酸
素含有量が低い半導体基板あるいはＳ　ＯＩ　（Ｓｉｌ
ｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板に対しては
適用が不可能である問題があった。

本発明は上記課題に着目してなされたものであり、その
目的は、ゲッタリングサイトの形成位置を最適化するこ
とのできる技術を提供することにある。

本発明の他の目的は、ゲッタリング効果を向上させるこ
とのできる技術を提供することにある。

本発明の他の目的は、ゲッタリングサイトの形成位置の
みならず、欠陥密度も最適化することのできる技術を提
供することにある。

本発明のさらに他の目的は、低酸素濃度の半導体基板や
ＳＯＩ基板に対してもゲッタリングサイトを形成できる
技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

すなわち、請求項１記載の発明は、半導体基板の主面側
からその結晶構造が連続非晶質化しないように所定の原
子をイオン打ち込みした後、その半導体基板に対して非
酸化性ガス雰囲気中において熱処理を施して前記半導体
基板の主面側表層を無欠陥化するとともに前記半導体基
板内にゲッタリングサイトを形成し、さらにその半導体
基板上にエピタキシャル成長膜を形成する半導体集積回
路装置の製造方法である。

〔作用〕

上記した請求項１記載の発明によれば、ゲッタリングサ
イトをイオン打ち込みによって形成するので、ゲッタリ
ングサイトの平面位置を精度良く制御できる。また、イ
オン打ち込み深さおよびエピタキシャル成長膜の膜厚を
制御することにより、ゲッタリングサイトの深さ位置も
精度良く制御できる。さらに、イオン打ち込みの場合、
打ち込み不純物の濃度およびその濃度の面内均一性を高
精度に制御できるので、ゲッタリングサイトにおける欠
陥密度の制御も高精度に行える。そして、イオン打ち込
み量をイオン打ち込み直後の半導体基板の主面側表層に
おける結晶構造が連続非晶質化しないように設定するの
で、エピタキシャル成長膜に転位等が生じることもない
。その上、イオン打ち込みによりゲッタリングサイトを
形成するので、低酸素濃度の半導体基板やＳＯＩ基板に
対しても適用できる。

〔実施例１〕１１図（ａ）〜（ｄ）は本発明の一実施例である半導体
集積回路装置の製造方法を示す半導体基板の要部断面図
である。

以下、本実施例１においては、半導体基板にＭＯＳ−Ｆ
ＥＴを形成する場合を例として半導体集積回路装置の製
造方法を説明する。

まず、第１図（ａ）に示すように、例えばホウ素（Ｂ）
イオンあるいは炭素（Ｃ）イオンを５０〜１５　ＱＫｅ
Ｖ程度に加速してｐ形シリコン（Ｓｌ）ウェハからなる
半導体基板１にその主面側から注入する。

この際留意することは、イオン打ち込み量を低濃度とす
ることである。すなわち、イオン打ち込み直後の半導体
基板１の主面側表層における結晶構造が連続非晶質化し
ない程度にイオン注入量を設定する。これは半導体基板
１の主面側表層における結晶構造が連続非晶質化してい
ると、半導体基板１の主面側に後述するようにエピタキ
シャル成長膜を形成する際にその膜に転位等が形成され
てしまうので、そのような現象を抑制するためである。

本実施例１においては、例えばイオン注入量を（２〜１
０）　Ｘ　１０′４個／ｃＩＩ＋２程度とする。

続いて、半導体基板１に対して、例えばＲＴＡ（Ｒａｐ
ｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）等のような熱処
理を施す。ＰＴＡは、半導体基板１を１枚ずつ熱処理す
る方法である。その方法は、例えば次のとおりである。

すなわち、半導体基板１を窒素（Ｎ２）ガス等のような
不活性ガス雰囲気中に収容し、処理温度を１０００〜１
２００℃程度に設定した状態で５〜６０ｓ程度の短時間
の熱処理を行う。この際第１図ら）に示すように、半導
体基板１においてイオンが打ち込まれた領域にゲッタリ
ングサイト２を形成するとともに、イオン打ち込みによ
ってダメージを受けた半導体基板１の主面側表層を無欠
陥化する。この場合の無欠陥化とは、後述するＭＯＳ　
−ＦＥＴの電気的特性に悪影響を与えず、かつエピタキ
シャル成長膜に転位が生じない程度という意味である。

なお、熱処理は、ＰＴＡに限定されるものではない。

次いで、第１図（Ｃ）に示すように、例えばシラン（Ｓ
ｉＨ，ンー水素（Ｎ２）系ガスを用いたＣＶＤ法により
、半導体基板１上にエピタキシャル成長膜３を形成する
。そして、本実施例１においては、無欠陥化された半導
体基板１の主面側表層と、エピタキシャル成長膜３とに
より素子形成層４を形成する。ここで、ゲッタリングサ
イト２の深さ位置は、イオン打ち込みの際の加速エネル
ギー等により高精度に設定することができる。また、エ
ピタキシャル成長膜３の厚さも精度良く設定することが
できる。したがって、本実施例１によれば、素子形成層
４の厚さを高精度に設定することができ、ＭＯＳ−ＦＥ
Ｔとゲッタリングサイト２との間の距離を非常に短くす
ることが可能となる。本実施例１においては、その距離
を０．２μｍ程度にすることも可能である。ただし、素
子形成層４の厚さは、ＭＯＳ−ＦＥＴの空乏層より厚く
なるようにする。

その後、ＭＯＳ−ＦＥＴの通常の製造プロセスにより、
第１図（６）に示すように、素子分離領域にフィールド
絶縁膜５を形成した後、素子形成領域内にヒ！Ｉ（ＡＳ
）およびリン（Ｐ）等のようなｎ形不純物からなる拡散
層６を形成し、さらにゲート絶縁膜７、ゲート電極８、
ソース電極９ａおよびドレイン電極９ｂを形成してＭＯ
Ｓ−ＦＥＴｌ０を半導体基板１上に形成する。

このように本実施例１によれば、以下の効果を得ること
が可能となる。

（１）、ゲッタリングサイト２の深さ位置をイオン打ち
込み条件およびエピタキシャル成長膜３の膜厚設定によ
り高精度に制御することが可能となる。

すなわち、ゲッタリングサイト２の深さ位置の最適化が
可能となる。したがって、ゲッタリングサイト２をＭＯ
Ｓ−ＦＥＴＩＯに非常に近接した状態で形成することが
可能となる。

（２）、イオン打ち込みの場合、打ち込み不純物の濃度
およびその濃度の面内均一性を高精度に制御できるので
、ゲッタリングサイト２にふける欠陥密度の制御も高精
度に行うことが可能となる。すなわち、ゲッタリングサ
イト２における欠陥密度の最適化が可能となる。

（３）、上記（２）により、ゲッタリングサイト２にお
ける欠陥密度の不足に起因するゲッタリング効果の低下
を抑制することが可能となる。

（４）、上記（２）により、ゲッタリングサイト２にお
ける欠陥密度の過剰に起因する熱応力転位の発生を抑制
することが可能となる。

（５）、上記（１）、　（３）により、ゲッタリング効
果を大幅に向上させることが可能となる。例えば従来１
０’Ａ／ｃｍ”程度あったｐｎ接合のリーク電流をＩＱ
　−’　Ａ　／　ｃｍ”　に低減することが可能となる
。

（６）、イオン打ち込み量をイオン打ち込み直後の半導
体基板１の主面側表層における結晶構造が連続非晶質化
しないように設定することにより、エピタキシャル成長
膜３に転位等が生じる現象を抑制することが可能となる
。

（７）、上記（１）〜（６）により、半導体集積回路装
置の歩留り右よび信頼性を大幅に向上させることが可能
となる。

（８）、イオン打ち込みによりゲッタリングサイト２を
形成するので、ＦＺ法やＭＣＺ法等によって製造された
低酸素濃度の半導体基板に対してもゲッタリングサイト
２を形成することが可能となる。

〔実施例２〕 ’！２１！Ｉ（ａ）〜（社）は本発明の他の実施例であ
る半導体集積回路装置の製造方法を示す半導体基板の要
部断面図である。

以下、本実施例２においては、絶縁膜上に単結晶Ｓ１層
を形成してなるＳＯＩ基板（半導体基板）上にバイポー
ラトランジスタを形成する場合を例として半導体集積回
路装置の製造方法を説明する。

第２図（ａ）にＳＯＩ基板１１を示す。ＳＯＩ基板１１
は、半導体層１２と、半導体層１２上に形成された絶縁
膜層１３と、絶縁膜層１３上に形成された半導体層１４
とから構成されている。半導体層１２．１４は、例えば
単結晶ｓ１からなる。半導体層１４の膜厚は、例えば１
μｍ程度である。

また、絶縁膜層１３は、例えば二酸化ケイ素（Ｓ１０２
）からなる。

このようなＳＯＩ基板１１の半導体層１４上にフォトレ
ジスト（以下、単にレジストという）パターン１５ａを
形成した後、そのレジストパターン１５ａをマスクとし
て、例えば炭素イオンあるいはＳ１イオンを半導体層１
４の所定の平面位置に選択的に導入する。この際の加速
エネルギーおよびイオン導入量は、前記実施例１と同一
である。

続いて、レジストパターン１５ａを除去し、Ｓ○■基板
１１を洗浄した後、ＳＯＩ基板１１に対して例えば前記
実施例１と同様にＲＴＡ等のような熱処理を施す。この
際、第２図ら）に示すように、半導体層１４の所定の平
面位置にゲッタリングサイト２を形成するとともに、イ
オン打ち込みによってダメージを受けた半導体層１４の
主面側表層を無欠陥化する。

次いで、第２図（Ｃ）に示すように、ＳＯＩ基板１１の
半導体層１４上に、例えばＳ　ＩＨ４Ｈａ系ガスを用い
たＣＶＤ法により、第一のエピタキシャル成長膜３ａを
形成する。第一のエピタキシャル成長膜３ａの膜厚は、
例えば１μｍ程度である。

続いて、第一のエピタキシャル成長膜３ａに、例えばＡ
ｓ等のようなｎ形不純物を拡散し、コレクタ埋め込み層
ＢＬを形成する。そして、Ｓｏｌ基板１１に対してＮ２
　ガス等の不活性ガス雰囲気中で熱処理を施す。この際
、エピタキシャル成長膜３ａに打ち込まれた不純物イオ
ンを電気的に活件化する。

その後、第２図（ｄ）に示すように、第一のエピタキシ
ャル成長膜３ａ上に第一のエピタキシャル成長膜３ａと
同様にして第二のエピタキシャル成長膜３ｂを形成する
。第二のエピタキシャル成長膜３ｂの膜厚は、例えば１
μｍ程度である。

次いで、第２図（ｅ）に示すように、素子分離（および
電極分離）するための溝１６を形成する。続いて、第２
図（ｆ）に示すように、溝１６内に酸化膜１７を埋め込
む。その後、レジストパターン１５ｂをマスクとして第
二のエピタキシャル成長膜３ｂの所定の平面位置にホウ
素等のようなｐ形不純物をイオン打ち込みする。そして
、ＳＯＩ基板１１に対して不活性ガス雰囲気中で熱処理
を施し、第２図（区に示すように、第二のエピタキシャ
ル成長膜３ｂにベース領域１８を形成する。その後、第
２図（ｆ）に示したレジスト１５ｂを除去し、ＳＯ工基
板１１を洗浄した後、第２図（社）に示すように、ベー
ス領域１８内にエミッタ領域１９を形成し、さらにベー
ス電極２０ａ、エミッタ電極２０ｂおよびコレクタ電極
２０ｃを形成してバイポーラトランジスタ２１を形成す
る。

このように本実施例２によれば、以下の効果を得ること
が可能となる。

（１）、ゲッタリングサイト２をバイポーラトランジス
タ２１に非常に近接した状態で形成することができる上
、ゲッタリングサイト２における欠陥密度を最適化する
ことが可能となる。

〔２）、上記（１）により、ゲッタリング効果を大幅に
向上させることが可能となる。この結果、例えばコレク
タ領域、ベース領域１８、エミッタ領域１９間の耐圧不
良の発生を抑制することが可能となる。

（３）、イオン打ち込みによりゲッタリングサイト２を
形成するので、ＳＯＩ基板１１でもゲッタリングサイト
２を形成することが可能となる。

（４）、上記（１）〜（３）により、ＳＯＩ基板１１を
用いた半導体集積回路装置の歩留りおよび信頼性を向上
させることが可能となる。

〔実施例３〕第３図（ａ）〜（ｆ）は本発明の他の実施例である半導
体集積回路装置の製造方法を示す半導体基板の要部断面
図である。

本実施例３においては、ゲッタリングサイトを半導体基
板の所定の平面位置および深さ位置に形成する場合につ
いて説明する。

まず、第３図（ａ）に示すように、半導体基板１上にレ
ジストパターン１５Ｃを形成した後、そのレジストパタ
ーン１５Ｃをマスクとして、例えばホウ素イオン、炭素
イオンあるいはＳｉイオンを半導体基板１の主面側の所
定位置に選択的に導入する。この際の加速エネルギーお
よびイオン注入量は、前記実施例１．２と同一である。

続いて、レジストパターン１５Ｃを除去し、半導体基板
１を洗浄した後、半導体基板１に対して、例えば前記実
施例１，２と同様にＲＴＡ等のような熱処理を施す。こ
の際、第３図（ハ）に示すように、半導体基板ｌの所定
の平面位置に第一のゲッタリングサイト２ａを形成する
とともに、イオン打ち込みによってダメージを受けた半
導体基板１の主面側表層を無欠陥化する。

その後、第３図（Ｃ）に示すように、半導体基板１上に
、前記実施例２と同様にして第一のエピタキシャル成長
膜３ａを形成する。第一のエピタキシャル成長膜３ａの
膜厚は、例えば１μｍ程度である。

次いで、第３図（ｄ）に示すように、第一のエピタキシ
ャル成長膜３ａ上にレジストパターン１５ｄを形成する
。レジストパターン１５ｄは、上記したゲッタリングサ
イ）２ａの上方に位置するように形成する。

続いて、そのレジストパターン１５ｄをマスクとして、
例えばホウ素イオン、炭素イオンあるいはＳｉイオンを
エピタキシャル成長膜３ａの所定の平面位置に選択的に
導入する。この際の加速エネルギーおよびイオン導入量
は、前記実施例１゜２と同一である。

その後、レジス）１５ｄを除去して、半導体基板１を洗
浄した後、半導体基板１に対して前記実施例１．２と同
様にＲＴＡ等のような熱処理を施す。この際、第３図（
ｅ）に示すように、エピタキシャル成長膜３ａの所定の
平面位置に第二のゲッタリングサイト２ｂを形成すると
ともに、イオン打ち込みによってダメージを受けたエピ
タキシャル成長膜３ａの主面側表層を無欠陥化する。

次いで、第３図（０に示すように、第一のエピタキシャ
ル成長膜３ａ上に第一のエピタキシャル成長膜３ａと同
様にして第二のエピタキシャル成長膜３ｂを形成する。

第二のエピタキシャル成長膜３ｂの膜厚は、例えば１μ
ｍ程度である。このようにして半導体基板１に、平面位
置および深さ位置の異なるゲッタリングサイ）２ａ、２
ｂを形成する。その後、領域Ａおよび領域Ｃに所定の素
子を形成する。領域Ｂは素子分離領域とする。

このように本実施例３によれば、半導体基板１に、平面
位置および深さ位置の異なるゲッタリングサイト２ａ、
２ｂを形成することが可能となる。

したがって、半導体基板１に、例えばＭＯＳ−ＦＥＴと
バイポーラトランジスタとが形成されるような場合でも
、それらの素子にとって最適な位置にゲッタリングサイ
ト２ａ、２ｂを形成することができ、ゲッタリング効果
を向上させることが可能となる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例１〜３に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。

例えば、前記実施例１〜３においては、ゲッタリングサ
イトを形成するためにイオン打ち込み法を用いた場合に
ついて説明したが、これに限定されるものではなく、例
えば集束イオンビーム打ち込み法を用いても良い。この
場合、高集積化および薄膜化に対応することが可能とな
る。

また、前記実施例１〜３においては、イオン打ち込み後
にＲＴＡ等のような熱処理工程を付加し、その後、エピ
タキシャル成長を行っているが、次のようにすることも
可能である。すなわち、通常、エピタキシャル成長を行
う前には、半導体基板表面の清浄化等の観点からＨ２ガ
ス等のような非酸化性ガス雰囲気中で半導体基板に対し
て前加熱処理を行うが、その際にイオン打ち込み後の半
導体基板表面の無欠陥化およびゲッタリングサイトの形
成を行ってしまうことも可能である。この場合、処理工
程数を低減することが可能となる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、請求項１記載の発明によれば、ゲッタリング
サイトをイオン打ち込みによって形成するので、ゲッタ
リングサイトの平面位冒を精度良く制御できる。また、
イオン打ち込み深さおよびエピタキシャル成長膜の膜厚
を制御することにより、ゲッタリングサイトの深さ位置
も精度良く制御できる。すなわち、ゲッタリングサイト
の形成位置を最適化することが可能となる。このため、
ゲッタリングサイトを素子の近傍に形成することが可能
となる。また、半導体基板上にＭＯＳ−ＦＥＴとバイポ
ーラトランジスタとが混在されているような場合でもそ
れぞれの素子に応じて最適な位置にゲッタリングサイト
を形成することが可能となる。これらにより、ゲッタリ
ング効果を大幅に向上させることが可能となる。

また、イオン打ち込みの場合、打ち込み不純物の濃度お
よびその濃度の面内均一性を高精度に制御できるので、
ゲッタリングサイトにおける欠陥密度も最適化できる。

そして、イオン打ち込み量をイオン打ち込み直後の半導
体基板における主面側の結晶構造が連続非晶質化しない
ように設定するので、エピタキシャル成長膜に転位等が
生じることもない。これらにより、ゲッタリングサイト
における欠陥密度の不足に起因するゲッタリング効果の
低下や欠陥密度の過剰に起因する熱応力転位の発生、さ
らには高濃度イオンの打ち込みに起因してエピタキシャ
ル成長膜に転位等が形成される現象を抑制することが可
能となる。

その上、イオン打ち込みによりゲッタリングサイトを形
成するので、低酸素濃度の半導体基板やＳＯＩ基板にも
ゲッタリングサイトを形成することが可能となる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の一実施例である半導体
集積回路装置の製造方法を示す半導体基板の要部断面図
、第２図（ａ）〜（社）は本発明の他の実施例である半導
体集積回路装置の製造方法を示す半導体基板の要部断面
図、第３図（ａ）〜（０は本発明の他の実施例である半導体
集積回路装置の製造方法を示す半導体基板の要部断面図
である。１・・・半導体基板、２．２ａ、２ｂ・・・ゲッタリン
グサイト、３，３ａ、３ｂ・・・エピタキシャル成長膜
、４・・・素子形成層、５・・・フィールド絶縁膜、６
・・・拡散層、７・・・ゲート絶縁膜、８・・・ゲート
電極、９ａ・・・ソース電極、９ｂ・・・ドレイン電極
、１０・・・ＭＯＳ　−ＦＥＴ、１１・・・ＳＯＩ基板
〈半導体基板）、１２．１４・・・半導体層、１３・・
・絶縁膜層、１５ａ〜１５ｄ・・・レジスト、１６・・
溝、１７・・・酸化膜、１８・・・ベース領域、１９・
・・エミッタ領域、２０ａ・・・ベース電極、２０ｂ・
・・エミッタ電極、２０ｃ・・・コレクタ電極、２１・
・・バイポーラトランジスタ、ＢＬ・・・」レクタ埋め
込み層、Ａ−Ｃ・・・領域。

Claims

【特許請求の範囲】１、半導体基板の主面側からその結晶構造が連続非晶質
化しないように所定の原子をイオン打ち込みした後、そ
の半導体基板に対して非酸化性ガス雰囲気中において熱
処理を施して前記半導体基板の主面側表層を無欠陥化す
るとともに前記半導体基板内にゲッタリングサイトを形
成し、さらにその半導体基板上にエピタキシャル成長膜
を形成することを特徴とする半導体集積回路装置の製造
方法。２、前記ゲッタリングサイトを半導体基板の所定の平面
位置に形成し、前記エピタキシャル成長膜において前記
ゲッタリングサイトと異なる平面位置にその結晶構造が
連続非晶質化しないように所定の原子をイオン打ち込み
した後、その半導体基板に対して非酸化性ガス雰囲気中
において熱処理を施して前記エピタキシャル成長膜の主
面側表層を無欠陥化するとともに前記エピタキシャル成
長膜に第二のゲッタリングサイトを形成することによっ
て、前記半導体基板に平面位置および深さ位置の異なる
ゲッタリングサイトを形成することを特徴とする請求項
１記載の半導体集積回路装置の製造方法。