JPH04132541U - パリテイ判定回路 - Google Patents

Abstract

(57)【要約】 【目的】メモリ素子から読み出されるリード・データの
パリティチェックを、より高速に行えるようにする。 【構成】ＤＴ−ＦＦ２１は、データバス２ｂ上に出力さ
れるデータ及びパリティデータを常時ラッチし、それぞ
れＰ−ＧＥＮ２２及びＰ−ＣＨＫ２３に出力する。Ｐ−
ＧＥＮ２２は、ＤＴ−ＦＦ２１から出力されたデータの
パリティデータを生成し、Ｐ−ＣＨＫ２３に出力する。
Ｐ−ＣＨＫ２３は、そのパリティデータとＰ−ＧＥＮ２
２から出力されたパリティデータとを比較し、パリティ
チェック結果信号をＰＥ−ＦＦ２４に出力する。ＦＦ−
Ｃ２５は、コントロールバス２ｄから供給されるＤＲＡ
Ｍ制御信号を監視してパリティチェックの必要の有無を
判断し、必要と判断したときのみＰＥ−ＦＦ２４に対し
て信号２ｅを出力し、パリティチェック結果信号を外部
に出力させる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、パリティ判定回路に係わり、さらに詳しくはＤＲＡＭやＳＲＡＭ 等のメモリ素子のリードサイクルで読み出されたデータのパリティチェックを行 うパリティ判定回路に関する。

【０００２】

【従来の技術】

従来、半導体メモリにおいては、高い信頼性が必要とされる場合、一般にパリ ティチェック(Parity Check)を行う。このパリティチェックは、ＣＰＵが、半導 体メモリにデータを書き込むときそのデータに対してパリティデータ（通常１ビ ット）を付加して書き込みを行い、データを読み出すときにそのパリティビット を用いて、読み出されたデータ（リード・データ）についてエラーの有無をチェ ックするものである。このとき、パリティビットは、半導体メモリに書き込まれ る全データ（本来のデータにパリティデータが付加されたデータ）において、「 １」となっているビットの数が偶数または奇数となるようにその値が設定される 。

【０００３】 図４に、従来のＤＲＡＭ用のパリティ判定回路を示す。同図に示すように、従 来のＤＲＡＭ用のパリティ判定回路は、信号線ａから入力するパリティデータ及 びデータバスｂから入力するリード・データをラッチするフリップフロップから なるデータラッチ（ＤＴ−ＦＦ）４１、そのデータラッチ（ＤＴ−ＦＦ）４１に ラッチされた上記リード・データのパリティを生成するパリティ発生回路（Ｐ− ＧＥＮ）４２、ＤＲＡＭから読み出されたパリティデータとパリティ発生回路（ Ｐ−ＧＥＮ）４２において生成されたパリティとを比較して、パリティエラーの 発生の有無を判断し、パリティエラーの発生の有無を示すパリティエラーチエッ ク結果信号を出力するパリティチェック回路（Ｐ−ＣＨＫ）４３、このパリティ チェック回路（Ｐ−ＣＨＫ）４３からのパリティエラーチェック結果信号をラッ チして外部に出力するラッチであるパリティエラーラッチ（ＰＥ−ＦＦ）４４、 及び、コントロールバス（制御バス）ｄから入力されるＤＲＡＭ制御信号（Ｒ／ バーＷ、バーＣＡＳ、バーＲＡＳ、バーＡＳ等）を監視してリードサイクルかつ データバスｂ上に出力されたＤＲＡＭのリード・データが確定したタイミングで 、データラッチ（ＤＴ−ＦＦ）４１のクロック端子ｃｋ、及び遅延回路４６を介 してパリティエラーラッチ（ＰＥ−ＦＦ）４４のクロック端子ｃｋに、ラッチ信 号を出力するフリップフロップコントローラ（ＦＦ−Ｃ）４５から構成されてい る。

【０００４】 ところで、上記ＦＦ−Ｃ４５がラッチ信号を出力するタイミングは、ＤＲＡＭ がリードサイクルになっていること、及びデータバス上に出力されたＤＲＡＭか らのリード・データが確定したという２つの条件が満たされたときである。また 、ＤＴ−ＦＦ４１がデータをラッチしてから、Ｐ−ＣＨＫ４３の出力が確定する までには、ＤＴ−ＦＦ４１に上記リード・データがラッチされてからＰ−ＧＥＮ ４２及びＰ−ＣＨＫ４３の各回路によりパリティ生成処理と比較照合処理が行わ れるため若干の時間を要する。遅延回路４６は上記２つの処理に要する時間を考 慮して、Ｐ−ＣＨＫ４３の出力が確定するタイミングでＰＥ−ＦＦ４４に、Ｐ− ＣＨＫ４３の出力するパリティエラーチェック結果信号をラッチさせるために使 用される。

【０００５】 ここで、上記のような回路構成によってなされる従来技術のパリティチェック の動作を、図５に示すタイミングチャートを用いて説明する。同図において、上 からシステムクロック（ＣＬＯＣＫ）、データバス（ＤＡＴＡ−ＢＵＳ）ｂのデ ータ、ＤＲＡＭ制御信号等、ＤＴ−ＦＦ４１のクロック端子ｃｋにＦＦ−Ｃ４５ から入力されるラッチ用のクロック（ＣＬＫ）、ＤＴ−ＦＦ４１の出力、ＰＥ− ＦＦ４４に入力されるＰ−ＣＨＫ４３のパリティチェックの結果並びに遅延回路 ４６からＰＥ−ＦＦ４４のクロック端子ｃｋに入力されるラッチ用のクロック（ ＣＬＫ）、及びＰＥ−ＦＦ４４の出力となっている。

【０００６】 同図に示すように、まず、システムクロックの立上りｃ₅₁に同期してデータバ スｂ上にＤＲＡＭからのリード・データｂが出力される。続いて、次のシステム クロックの立上りｃ₅₂に同期してＤＲＡＭ制御信号ｄが出力され、そのＤＲＡＭ 制御信号ｄ等が図４のＦＦ−Ｃ４５に取り込まれる。そして、その取り込まれた 信号により今は読み出しサイクルであり且つデータバスｂ上に出力されているＤ ＲＡＭのリード・データが確定されていることが解析され、次のシステムクロッ クの立上りｃ₅₃で、ＦＦ−Ｃ４５からラッチ信号が出力され、ＤＴ−ＦＦ４１の クロック端子ｃｋに入力する。このラッチ信号によりデータバスｂ上の確定した ＤＲＡＭからのリード・データと図４の信号線ａ上のパリティデータが、ＤＴ− ＦＦ４１にラッチされ、上記ＤＲＡＭからのリード・データがＰ−ＧＥＮ４２に 、上記パリティデータがＰ−ＣＨＫ４３に出力される。そして、Ｐ−ＧＥＮ４２ により、上記リード・データに対するパリティデータを発生する処理が行われる 。続いて、次のシステムクロックの立上りｃ₅₄でＰ−ＣＨＫ４３により、パリテ ィチェックが行われ、そのパリティチェックの結果を示す信号が出力される。そ して、このパリティチェックの結果を示す信号が、次のシステムクロックの立上 りｃ₅₅に同期して、遅延回路４６から出力されるラッチ信号によりＰＥ−ＦＦ４ ４にラッチされ、外部回路に出力される。以上の説明から明らかなように、シス テムクロックの立上りｃ₅₁に同期してデータバスｂ上にＤＲＡＭからのリード・ データが出力されてから、システムクロックの立上りｃ₅₅で、ＰＥ−ＦＦ４４か らパリティチェックの結果信号が出力されるまでに、システムクロックの５クロ ックを要している。

【０００７】

【考案が解決しようとする課題】

このように従来のパリティ判定回路では、データラッチ（ＤＴ−ＦＦ）４１の クロックｃｋ端子に入力するラッチ信号は、フリップフロップコントローラ（Ｆ Ｆ−Ｃ）４５により、ＣＰＵからコントロールバスｄを介して出力されるＤＲＡ Ｍ制御信号等に同期して出力される信号であるため、データラッチ（ＤＴ−ＦＦ ）４１のラッチ動作は、ＤＲＡＭからのリード・データがデータバスに出力され たシステムクロックの立ち上がりｃ₅₁に対して所定時間の遅れを生ずる。そして 、この遅れに伴いパリティチェック回路（Ｐ−ＣＨＫ）４３からのパリティチェ ック結果信号の出力が確定するタイミングも遅れてしまう。このため、同期回路 を設計する場合、パリティエラーラッチ（ＰＥ−ＦＦ）４４のセット・アップ・ タイムが満たされない場合が生ずる危険を避けるため、パリティエラーラッチ（ ＰＥ−ＦＦ）４４のラッチタイミングを、遅延回路４６により全体として１／２ クロック又は１クロック遅らせている。しかしながら、パリティエラーの出力タ イミングは、ＤＲＡＭから読み出されたリード・データを処理する他の回路との 関係で、遅延させるわけには行かない場合も生じる。

【０００８】 このように、パリティチェックの結果の出力に、システムクロックの５クロッ ク分を費やしてしまうのは、パリティチェックを行う際、データバス上に出力さ れる各データについてパリティチェックの必要の有無を判断して、パリティチェ ックの必要があるときのみ、ＤＲＡＭから読み出されたリード・データのラッチ を行っているためであると思われる。

【０００９】 してみれば、データバス上に出力されている確定したデータは、データの種類 を問わず全てラッチすると共にパリティチェック行い、パリティチェックを必要 とするデータであるときのみ、そのパリティチェックの結果を外部に出力するよ うにすれば、半導体メモリ素子から読み出されるリード・データのパリティチェ ック処理を高速に行えば、各種情報処理装置のデータ処理の高速化が可能となる ことは明らかである。

【００１０】 本考案の課題は、データバス上に出力されている確定したデータは、データの 種類を問わず全てラッチすると共にパリティチェック行い、パリティチェックを 必要とするデータであるときのみ、そのパリティチェックの結果を外部に出力す るようにすることである。

【００１１】

【課題を解決するための手段】

この考案の手段は次の通りである。 この考案は、パリティをチェックするパリティチェック回路１と、そのパリテ ィ判定回路１のチェック結果を示す信号をラッチするラッチ回路２とを備えたパ リティ判定回路を前提とする。 出力制御回路１（図１のブロック図を参照、以下同じ）は、システムクロック 信号に同期してデータバス上に出力されたデータを常にラッチして、パリティチ ェック回路１に、そのラッチデータのパリティチェックを行わせ、必要に応じて ラッチ回路２にラッチ信号を加てパリティチェック回路１から出力されているパ リティチェックの結果を示す信号を出力させる。

【００１２】

【作用】

この考案の手段の作用は次の通りである。 出力制御回路１は、システムクロック信号に同期してデータバス上に出力され たデータを常にラッチし、パリティチェック回路１に出力する。パリティチェッ ク回路１は、入力されるデータに対してパリティチェックを行い、そのパリティ チェックの結果を示す信号（パリティチェック結果信号）をラッチ回路２に出力 する。出力制御回路１は、必要に応じて、ラッチ回路２に対しラッチ信号を加え 、ラッチ回路２に上記パリティチェック結果信号をラッチさせる。このことによ り、ラッチ回路２からパリティチェック結果信号が出力される。 したがって、データバス上に確定されたデータは、データの種類を問わず全て ラッチすると共にパリティチェック行い、パリティチェックを必要とするデータ であるときのみ、そのパリティチェックの結果を外部に出力するようにすること ができる。

【００１３】

【実施例】

以下、図２、図３を参照して一実施例を説明する。 図２は、パリティ判定回路の構成図である。

【００１４】 同図において、ＤＴ−ＦＦ２１は、信号線２ａから入力するパリティデータ及 びデータバス２ｂ上に出力されている確定されたＤＲＡＭからのリード・データ をラッチするラッチ回路である。Ｐ−ＧＥＮ２２は、ＤＴ−ＦＦ２１がラッチし たＤＲＡＭのリード・データのパリティデータを生成するパリティ発生器である 。Ｐ−ＣＨＫ２３は、ＰＴ−ＦＦ２１から入力される上記ＤＲＡＭのリード・デ ータに付加されていたパリティデータとＰ−ＧＥＮ２２において生成されたパリ ティデータとを比較し、パリティエラーが発生しているか否かを示すパリティチ ェック結果の信号（パリティチェック結果信号）を出力するパリティチェック回 路である。ＰＥ−ＦＦ２４は、Ｐ−ＣＨＫ２３から入力される上記パリティチェ ック結果信号を、後述するＦＦ−Ｃ２５からクロック端子ｃｋに加わるラッチ信 号によりラッチして外部に出力するラッチ回路である。上記システムクロックは 、信号線２ｃを介しＤＴ−ＦＦ２１及びＦＦ−Ｃ２５の各クロック端子ｃｋに供 給される。ＦＦ−Ｃ２５は、コントロールバス（制御バス）２ｄから供給される ＤＲＡＭ制御信号を監視してパリティチェックの必要の有無を判断し、パリティ チェックの必要があると判断したときは、ラッチ信号２ｅをＰＥ−ＦＦ２４のク ロック端子ｃｋに加える制御回路である。上記パリティチェックの必要を通知す る信号は、例えばＣＰＵ（中央演算処理装置）やＤＭＡコントローラ等のバスマ スタがＤＲＡＭからデータを読み出すときにＤＲＡＭに出力するＤＲＡＭ制御信 号（Ｒ／バーＷ、バーＣＡＳ、バーＲＡＳ、バーＡＳ等）である。

【００１５】 次に、上記のように構成されたパリティ判定回路の動作を、図３に示すタイミ ングチャートを用いて説明する。 図３のタイミングチャートにおいて、(a) 〜 (g)は、それぞれシステムクロッ ク（ＣＬＯＣＫ）、データバス（ＤＡＴＡ−ＢＵＳ）２ｂ上の信号、コントロー ルバス２ｄ上のＤＲＡＭ制御信号、ＤＴ−ＦＦ２１の出力、ＰＥ−ＦＦ２４への 入力、ＰＥ−ＦＦ２４のクロック端子ｃｋに加わるシステムクロック（ＣＬＫ） 、及びＰＥ−ＦＦ２４の出力である。

【００１６】 同図において、まず、システムクロックの立上りｃ₃₁に同期してＤＲＡＭから のリードデータがデータバス２ｂ上に出力されると、ＤＴ−ＦＦ２１のクロック 端子ｃｋに入力する次のシステムクロックの立上りｃ₃₂で、データバス２ｂ上の ＤＲＡＭから読み出されたリード・データ及びそのリード・データに付加されて いたパリティデータがＤＴ−ＦＦ２１にラッチされ、それぞれ、Ｐ−ＧＥＮ２２ ，Ｐ−ＣＨＫ２３に出力される。そして、Ｐ−ＧＥＮ２２によりパリティデータ 生成が行われ、続いて、Ｐ−ＣＨＫ２３により、上記生成されたパリティデータ と上記リードデータに付加されたパリティデータとを比較してパリティエラーの 発生の有無を判断するパリティチェック処理が開始される（同図(d) ）。また、 上記システムクロックの立上りｃ₃₂に同期して、上記ＤＲＡＭから読み出された リード・データに係わるＤＲＡＭ制御信号がコントロールバス２ｄ上に出力され る（同図(c) ）。ＦＦ−Ｃ２５は、このコントロールバス２ｄ上のＤＲＡＭ制御 信号を常時監視しており、上記システムクロックの立上がりｃ₃₂直後に、ＤＲＡ Ｍがリードサイクルにあることを検出する。続いて、システムクロックの立上り ｃ₃₃で、Ｐ−ＣＨＫ２３は、上記パリティチェック処理を終了し、そのパリティ チェックの結果を示す信号をＰＥ−ＦＦ２４に出力する（同図(d),(e) ）。そし て、次のシステムクロックの立上りｃ₃₄で、ＦＦ−Ｃ２５からラッチ信号がＰＥ −ＦＦ２４のクロック端子ｃｋに出力される（同図(f) ）。このことにより、Ｐ Ｅ−ＦＦ２４に、Ｐ−ＣＨＫ２３から出力されたパリティチェック結果信号がラ ッチされ、外部回路に出力される（同図(g) ）。

【００１７】 このように、本実施例では、ＤＴ−ＦＦ２１が、データバス２ｂ上に出力され るデータ及びパリティデータを、常時ラッチするようにして、全てのラッチデー タについてパリティチェックを行い、そのパリティチェックの結果のうち、ＤＲ ＡＭから読み出されたリード・データに対するパリティチェックの結果のみを、 選択的に外部出力するようにしているので、図３と図５のタイミングチャートを 比較すれば明らかなように、データバス２ｂ上に出力されたＤＲＡＭからのリー ドデータを、次のシステムクロックの立上りｃ₃₂に同期して、直ちにＤＴ−ＦＦ ２１にラッチすることが可能となっている。このため、データバス２ｂ上にＤＲ ＡＭからのリードデータが出力されてから、そのリードデータのパリティチェッ ク結果信号を外部に出力するまでの処理を、従来よりもシステムクロックの１ク ロック分少ない時間で行うことができる。

【００１８】 尚、本考案は、上記実施例のようなＤＲＡＭのみに限定されるものではなく、 ＳＲＡＭ，ＲＯＭ，ＥＲＯＭ，ＥＥＰＲＯＭ等の他のメモリ素子にも適用可能な ものである。

【００１９】

【考案の効果】

この考案によれば、データバス上に確定されたデータは、データの種類を問わ ず絶えずラッチすると共にパリティチェック行い、パリティチェックを必要とす るデータであるときのみ、そのパリティチェックの結果を外部に出力するように したので、半導体メモリ素子から読み出されたリード・データのパリティチェッ ク処理を高速に行え、各種情報処理装置のデータ処理の高速化が可能となる。

【図面の簡単な説明】

【図１】本考案のブロック図である。

【図２】一実施例のパリティ判定回路の構成図である。

【図３】上記パリティ判定回路によるパリティチェック
の動作を説明するためのタイミングチャートである。

【図４】従来のパリティ判定回路の構成図である。

【図５】上記従来のパリティ判定回路によるパリティチ
ェックの動作を説明するためのタイミングチャートであ
る。

【符号の説明】

１ パリティチェック回路 ２ ラッチ回路 ３ 出力制御回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 パリティをチェックするパリティチェッ
   ク回路と、そのパリティ判定回路のチェック結果を示す
   信号をラッチするラッチ回路とを備えたパリティ判定回
   路において、システムクロック信号に同期してデータバ
   ス上に出力されたデータを常にラッチして前記パリティ
   チェック回路に、そのラッチデータのパリティチェック
   を行わせ、必要に応じて前記ラッチ回路にラッチ信号を
   加えて、前記パリティチエック回路から出力されている
   パリティチェックの結果を示す信号を出力させる出力制
   御回路を、具備することを特徴とするパリティ判定回
   路。