JPH0413292A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0413292A JPH0413292A JP2114783A JP11478390A JPH0413292A JP H0413292 A JPH0413292 A JP H0413292A JP 2114783 A JP2114783 A JP 2114783A JP 11478390 A JP11478390 A JP 11478390A JP H0413292 A JPH0413292 A JP H0413292A
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- Japan
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- power supply
- bit line
- line
- level
- memory cell
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置の性能向上に関するものであ
る。
る。
第５図は従来のスタティック型半導体記憶装置のメモリ
セルとその読み出し回路のブロック図である。
セルとその読み出し回路のブロック図である。
図において、（１）はメモリセル（６）に接続され、メ
モリセル（６）とデータの人出力を行なうためのビット
線、（２）はＮ型ＭＯＳ）ランジスタ（１２）を介して
ビット線（１）に接続された１０線、（３）及び（４）
はアドレス・デコード回路の出力に接続された、メモリ
セル（６）を選択するメモリセル選択信号線、（５）は
センスアンプ信号出力線、（７）はセンスアンプ、（８
）はビット線電位プルアップ回路、（９） 、、 （
，１１）はそれぞれ５ビツト線（１）及びＩＯ線（２）
に接続され、それぞれビット線（１）及び■０線（２）
の電位を゛プルアップする回路を構成するＮ型ＭＯＳト
ランジスタである。
モリセル（６）とデータの人出力を行なうためのビット
線、（２）はＮ型ＭＯＳ）ランジスタ（１２）を介して
ビット線（１）に接続された１０線、（３）及び（４）
はアドレス・デコード回路の出力に接続された、メモリ
セル（６）を選択するメモリセル選択信号線、（５）は
センスアンプ信号出力線、（７）はセンスアンプ、（８
）はビット線電位プルアップ回路、（９） 、、 （
，１１）はそれぞれ５ビツト線（１）及びＩＯ線（２）
に接続され、それぞれビット線（１）及び■０線（２）
の電位を゛プルアップする回路を構成するＮ型ＭＯＳト
ランジスタである。
次に動作について説明する。第６図は第５図の半導体記
憶装置の各部の読み出し時の信号を示すタイミング図で
ある。メモリセル選択信号線（３）、（４）が“Ｈ”レ
ベルになると、メモリセル（６）アレイの中の一つのメ
モリセル（６）が選択され、そのメモリセル（６）の記
憶内容に応じて信号がビット線（１）及び■０線（２）
に現われる。ＩＯ線（２）には２つの信号が現われ、一
方は電源電圧Ｖ（（よりＮ型ＭＯＳトランジスタ（９）
のしきい値電圧ｖＴＨを差し引いた電位（ＶＣＣＶＴＨ
）、もう一方はこれより少し低い電位が現われる。この
１０線（２）の低い側の電位がセンスアンプ（７）の“
Ｌ”判定レベル（センスアンプ（７）が人力信号を“Ｌ
”と判定するレベル５ＩＬ）より低くなった時、センス
アンプ（７）はｌＯ線（２）の微小振幅を増幅、ｖｃｃ
レベルとＧＮＤレベルの振幅を持つ信号を再生する。
憶装置の各部の読み出し時の信号を示すタイミング図で
ある。メモリセル選択信号線（３）、（４）が“Ｈ”レ
ベルになると、メモリセル（６）アレイの中の一つのメ
モリセル（６）が選択され、そのメモリセル（６）の記
憶内容に応じて信号がビット線（１）及び■０線（２）
に現われる。ＩＯ線（２）には２つの信号が現われ、一
方は電源電圧Ｖ（（よりＮ型ＭＯＳトランジスタ（９）
のしきい値電圧ｖＴＨを差し引いた電位（ＶＣＣＶＴＨ
）、もう一方はこれより少し低い電位が現われる。この
１０線（２）の低い側の電位がセンスアンプ（７）の“
Ｌ”判定レベル（センスアンプ（７）が人力信号を“Ｌ
”と判定するレベル５ＩＬ）より低くなった時、センス
アンプ（７）はｌＯ線（２）の微小振幅を増幅、ｖｃｃ
レベルとＧＮＤレベルの振幅を持つ信号を再生する。
しかし、第６図に示すようにデータの読み出し時、電源
にノイズが発生し電源電圧Ｖｃｃのレベルがｖｃｃｌか
らＶｃｃ２に下降すると、ｌＯ線（２）のレベルはビッ
ト線（１）に接続されているメモリセル（６）の容量の
ため、Ｖｃｃの変動に対して追従できなくてｖｃｅＴ降
前の電圧レベルを保つ。
にノイズが発生し電源電圧Ｖｃｃのレベルがｖｃｃｌか
らＶｃｃ２に下降すると、ｌＯ線（２）のレベルはビッ
ト線（１）に接続されているメモリセル（６）の容量の
ため、Ｖｃｃの変動に対して追従できなくてｖｃｅＴ降
前の電圧レベルを保つ。
それに対して、センスアンプ（７）は電源電圧の下降に
対して即座に反応するので、センスアンプ（７）の入力
信号判定レベルは、電源電圧が下降したレベルだけ即座
に下降する（ＳｉＢ６゜Ｓ Ｉ Ｌ２）。従って、電源
電圧が下降した時、１０線（２）の低い側の電位がセン
スアンプ（７）の“Ｌ”判定レベルＳＩＬより高くなっ
て、メモリセル（６）内のデータが読み出せなくなると
いうことがあった。
対して即座に反応するので、センスアンプ（７）の入力
信号判定レベルは、電源電圧が下降したレベルだけ即座
に下降する（ＳｉＢ６゜Ｓ Ｉ Ｌ２）。従って、電源
電圧が下降した時、１０線（２）の低い側の電位がセン
スアンプ（７）の“Ｌ”判定レベルＳＩＬより高くなっ
て、メモリセル（６）内のデータが読み出せなくなると
いうことがあった。
従来の半導体記憶装置は以上のように構成されているの
で、データ読み出し時に電源にノイズが発生し電源電圧
Ｖｃｃのレベルが下降した時、ｌＯ線の電圧レベルが電
源電圧の下降に対して追従できなくなり、データの読み
出しが遅れたり、有効なデータの読み出しかできなくな
るという問題があった。
で、データ読み出し時に電源にノイズが発生し電源電圧
Ｖｃｃのレベルが下降した時、ｌＯ線の電圧レベルが電
源電圧の下降に対して追従できなくなり、データの読み
出しが遅れたり、有効なデータの読み出しかできなくな
るという問題があった。
この発明は上記のような問題を解決するためになされた
もので、電源ノイズによるアクセス時間の遅延や偽デー
タの読み出しがないような半導体集積回路装置を得るこ
とを目的としている。
もので、電源ノイズによるアクセス時間の遅延や偽デー
タの読み出しがないような半導体集積回路装置を得るこ
とを目的としている。
この発明に係る半導体集積回路装置は、ビット線及び■
０線プルアップ回路をドレインを電源電圧に、ソースを
ビット線もし・〈は１０線に接続され、そのソースとド
レインを共有し、ゲートをそれぞれ電源配線とビット線
に接続された２個のＮ型ＭＯＳ）ランジスタより構成し
たものである。
０線プルアップ回路をドレインを電源電圧に、ソースを
ビット線もし・〈は１０線に接続され、そのソースとド
レインを共有し、ゲートをそれぞれ電源配線とビット線
に接続された２個のＮ型ＭＯＳ）ランジスタより構成し
たものである。
電源電圧が変動し電源電圧がビット線のレベルより下降
した場合、ゲートがビット線に接続されているビット線
電位プルアップ回路を構成するＮ型ＭＯＳ）ランジスタ
がＯＮ状態となり、電源電圧の変動に対してビット線の
電位が追従する。
した場合、ゲートがビット線に接続されているビット線
電位プルアップ回路を構成するＮ型ＭＯＳ）ランジスタ
がＯＮ状態となり、電源電圧の変動に対してビット線の
電位が追従する。
以下、この発明に係る半導体集積回路装置の一実施例を
図について説明する。第１図はスタティック型半導体記
憶装置のブロック図、第２図は第１図に示すメモリセル
の回路図である。図において、（１）〜（９） 、
（１１） 、 （１２）は第５図の従来例に示したも
のと同等であるので説明を省略する。（ｌＯ）はＮ型Ｍ
ＯＳ）ランジスタでＮ型ＭＯＳトランジスタ（９）とド
レインとソースを共有し、共にドレインは電源配線に、
ソースはヒツト線（１）に接続されているうまた、Ｎ型
ＭＯＳトランジスタ（９）のゲートは電源配線に、Ｎ型
ＭＯＳトランジスタ（１０）のゲートはビット線（１）
にそれぞれ接続され、ビット線（１）の電位をプルアッ
プするビット線電位プルアップ回路（８）を構成する。
図について説明する。第１図はスタティック型半導体記
憶装置のブロック図、第２図は第１図に示すメモリセル
の回路図である。図において、（１）〜（９） 、
（１１） 、 （１２）は第５図の従来例に示したも
のと同等であるので説明を省略する。（ｌＯ）はＮ型Ｍ
ＯＳ）ランジスタでＮ型ＭＯＳトランジスタ（９）とド
レインとソースを共有し、共にドレインは電源配線に、
ソースはヒツト線（１）に接続されているうまた、Ｎ型
ＭＯＳトランジスタ（９）のゲートは電源配線に、Ｎ型
ＭＯＳトランジスタ（１０）のゲートはビット線（１）
にそれぞれ接続され、ビット線（１）の電位をプルアッ
プするビット線電位プルアップ回路（８）を構成する。
次に動作について説明する。第３図及び第４図は第１図
の半導体記憶装置の各部の信号波形を示すタイミング図
で、第３図は電源配線にノイズが発生しなかった場合の
正常動作時を、また第４図は電源配線にノイズが発生し
、電源電圧が下降した場合を示す。第３図において、メ
モリセル選択信号線（３）、（４）が“Ｈ”レベルにな
ると、メモリセル（６）の内容に応じて１０線（２）に
微小信号差か現われる。このｌＯ線（２）の微小信号差
はセンスアンプ（７）により増幅されＶＣＣレベルとＧ
ＮＤレベルの振幅をもつ信号がセンスアンプ出力信号線
（５）に再生される。
の半導体記憶装置の各部の信号波形を示すタイミング図
で、第３図は電源配線にノイズが発生しなかった場合の
正常動作時を、また第４図は電源配線にノイズが発生し
、電源電圧が下降した場合を示す。第３図において、メ
モリセル選択信号線（３）、（４）が“Ｈ”レベルにな
ると、メモリセル（６）の内容に応じて１０線（２）に
微小信号差か現われる。このｌＯ線（２）の微小信号差
はセンスアンプ（７）により増幅されＶＣＣレベルとＧ
ＮＤレベルの振幅をもつ信号がセンスアンプ出力信号線
（５）に再生される。
第４図において、電源配線にノイズが発生し、電源電圧
がｖＣＣｌからｖＣＣｌに下降した場合、それに追従し
てセンスアンプ（７）の人力信号判定レベル５ＩＨ２と
５ＩＬ２が変動する。以上の動作の時、電源電圧がビッ
ト線（１）の“Ｈ”側のレベルより下降した場合、ゲー
トがビット線（１）に接続されているＮ型ＭＯＳトラン
ジスタ（ｌＯ）がＯＮ状態となり、Ｎ型ＭＯＳトランジ
スタ（１０）のソースとドレインを介して、ビット線（
１）の “Ｈ”側のレベルは変動後の電源電圧ｖｃｃ２
より、Ｎ型ＭｏＳトランジスタ（１０）のしきい値電圧
ｖＴ、４を差し引いたレベルとなる。以上のように、電
源電圧の変動に対して、ビット線（１）とｌＯ線（２）
のレベルが追従することができ、その結果として■０線
（２）のレベルとセンスアンプ（７）の入力レベル判定
信号５ＩＨ２，５ＩＬ２との間のミスマツチングがなく
なり、正常な読み出しが出来るようになる。
がｖＣＣｌからｖＣＣｌに下降した場合、それに追従し
てセンスアンプ（７）の人力信号判定レベル５ＩＨ２と
５ＩＬ２が変動する。以上の動作の時、電源電圧がビッ
ト線（１）の“Ｈ”側のレベルより下降した場合、ゲー
トがビット線（１）に接続されているＮ型ＭＯＳトラン
ジスタ（ｌＯ）がＯＮ状態となり、Ｎ型ＭＯＳトランジ
スタ（１０）のソースとドレインを介して、ビット線（
１）の “Ｈ”側のレベルは変動後の電源電圧ｖｃｃ２
より、Ｎ型ＭｏＳトランジスタ（１０）のしきい値電圧
ｖＴ、４を差し引いたレベルとなる。以上のように、電
源電圧の変動に対して、ビット線（１）とｌＯ線（２）
のレベルが追従することができ、その結果として■０線
（２）のレベルとセンスアンプ（７）の入力レベル判定
信号５ＩＨ２，５ＩＬ２との間のミスマツチングがなく
なり、正常な読み出しが出来るようになる。
また、ビット線（１）の“Ｈ”側の電圧が高いほど、電
源電圧の下降に対するＮ型ＭＯＳトランジスタ（ｌＯ）
の反応は敏感になるので、Ｎ型ＭＯ３Ｉ−ランジスタ（
９）、 （１０）それぞれのしきい値電圧が低いほう
か、ノイズ対策として効果的である。そのため、ビット
線（１）をプリチャージするＮ型ＭＯＳトランジスタの
しきい値電圧ＶＴＨのみ半導体記憶装置の他の回路で使
用するＭＯＳトランジスタの通常のしきい値電圧ｖＴ。
源電圧の下降に対するＮ型ＭＯＳトランジスタ（ｌＯ）
の反応は敏感になるので、Ｎ型ＭＯ３Ｉ−ランジスタ（
９）、 （１０）それぞれのしきい値電圧が低いほう
か、ノイズ対策として効果的である。そのため、ビット
線（１）をプリチャージするＮ型ＭＯＳトランジスタの
しきい値電圧ＶＴＨのみ半導体記憶装置の他の回路で使
用するＭＯＳトランジスタの通常のしきい値電圧ｖＴ。
より低いしきい値電圧ｖ丁□を使用してもよい。
また、Ｎ型ＭＯＳトランジスタ（９）、 （１０）に
エンハンスメント型ＭｏＳトランジスタを用いてもよい
。
エンハンスメント型ＭｏＳトランジスタを用いてもよい
。
以上のように、この発明によればゲートをビット線に接
続したビット線プルアップのＮ型ＭＯＳトランジスタを
新たに設けたため、電源ノイズによるメモリセルからの
読み出しの速度の遅延や逆データの読み出しがなくなる
という効果がある。
続したビット線プルアップのＮ型ＭＯＳトランジスタを
新たに設けたため、電源ノイズによるメモリセルからの
読み出しの速度の遅延や逆データの読み出しがなくなる
という効果がある。
第１図は、この発明の一実施例による半導体集積回路装
置のブロック図、第２図は第１図に示すメモリセルの回
路図、第３図及び第４図は第１図の半導体集積回路装置
の各部の信号波形を示すタイミング図で、第３図は正常
動作時を、第４図は電源変動時を示す図、第５図は従来
のスタティック型半導体記憶装置のブロック図、第６図
は第５図の半導体記憶装置の各部の読み出し時の信号を
示すタイミング図である。 図において、（１）はビット線、（２）はｌＯ線、（３
）、（４）はメモリセル選択信号線、（５）はセンスア
ンプ出力信号線、（６）はメモリセル、（７）はセンス
アンプ、（８）はビット線電位プルアップ回路、（９）
〜（１２）はＮ型ＭＯＳトランジスタである。 なお、各図中、同一記号は同一 または相当部分を示す
。
置のブロック図、第２図は第１図に示すメモリセルの回
路図、第３図及び第４図は第１図の半導体集積回路装置
の各部の信号波形を示すタイミング図で、第３図は正常
動作時を、第４図は電源変動時を示す図、第５図は従来
のスタティック型半導体記憶装置のブロック図、第６図
は第５図の半導体記憶装置の各部の読み出し時の信号を
示すタイミング図である。 図において、（１）はビット線、（２）はｌＯ線、（３
）、（４）はメモリセル選択信号線、（５）はセンスア
ンプ出力信号線、（６）はメモリセル、（７）はセンス
アンプ、（８）はビット線電位プルアップ回路、（９）
〜（１２）はＮ型ＭＯＳトランジスタである。 なお、各図中、同一記号は同一 または相当部分を示す
。
Claims (1)
- ビット線とワード線をマトリクス状に選択できうる結
線をしたメモリセルアレイを有し、上記ビット線と電源
線間に少なくとも２つ以上のスイッチングトランジスタ
を含み、少なくとも１つのトランジスタゲートは電源線
に、他方のトランジスタゲートはビット線に接続したこ
とを特徴をする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114783A JPH0413292A (ja) | 1990-04-28 | 1990-04-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114783A JPH0413292A (ja) | 1990-04-28 | 1990-04-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0413292A true JPH0413292A (ja) | 1992-01-17 |
Family
ID=14646572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2114783A Pending JPH0413292A (ja) | 1990-04-28 | 1990-04-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0413292A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02294996A (ja) * | 1989-05-08 | 1990-12-05 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
-
1990
- 1990-04-28 JP JP2114783A patent/JPH0413292A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02294996A (ja) * | 1989-05-08 | 1990-12-05 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
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