JPH02294996A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02294996A JPH02294996A JP1115726A JP11572689A JPH02294996A JP H02294996 A JPH02294996 A JP H02294996A JP 1115726 A JP1115726 A JP 1115726A JP 11572689 A JP11572689 A JP 11572689A JP H02294996 A JPH02294996 A JP H02294996A
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- JP
- Japan
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- voltage
- power supply
- vcc
- memory cell
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- Granted
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- 101150088150 VTH2 gene Proteins 0.000 abstract description 3
- 241000479907 Devia <beetle> Species 0.000 abstract 1
- 101100102849 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VTH1 gene Proteins 0.000 abstract 1
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101150090280 MOS1 gene Proteins 0.000 description 1
- 101710116852 Molybdenum cofactor sulfurase 1 Proteins 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にディシット線終端
回路を備えた半導体記憶装置に関する。
回路を備えた半導体記憶装置に関する。
従来、この種の半導体記憶装置は、一例として第２図に
示すように、第１及び第２の人出方端をもつスタティッ
ク型のメモリセル１と、対をなす第１及び第２のディジ
ット線ＤＬＩ ，ＤＬ２と、メモリセル］が選択状態の
ときこのメモリセル１の第１及び第２の入出力端を第１
及び第２のディジット線ＤＬ＋ ，ＤＬ２に対応して接
続するワート線ＷＬ，と、電源供給線（電源電圧Ｖｃｃ
）と第１及び第２のディジット線Ｄ Ｌ ］ ， Ｄ
Ｌ２との間にそれぞれ接続され、メモリセル１が選択状
態となる前に第１及び第２のディジット線Ｄ Ｌ ，？
Ｉ−２を等電位に保持する第１及び第２のＭＯＳトラン
シスタＭ，，Ｍ２を備えたテイジツ１〜線終端回路２Ａ
と、第１及び第２のテイジット線ＤＬ，，ＤＬ２間の電
位差を増幅して次段へ伝達ずるディジットセンス増幅器
３及ひＭＯＳトランジスタＭ８，Ｍ９とを有する構成と
なっていた。
示すように、第１及び第２の人出方端をもつスタティッ
ク型のメモリセル１と、対をなす第１及び第２のディジ
ット線ＤＬＩ ，ＤＬ２と、メモリセル］が選択状態の
ときこのメモリセル１の第１及び第２の入出力端を第１
及び第２のディジット線ＤＬ＋ ，ＤＬ２に対応して接
続するワート線ＷＬ，と、電源供給線（電源電圧Ｖｃｃ
）と第１及び第２のディジット線Ｄ Ｌ ］ ， Ｄ
Ｌ２との間にそれぞれ接続され、メモリセル１が選択状
態となる前に第１及び第２のディジット線Ｄ Ｌ ，？
Ｉ−２を等電位に保持する第１及び第２のＭＯＳトラン
シスタＭ，，Ｍ２を備えたテイジツ１〜線終端回路２Ａ
と、第１及び第２のテイジット線ＤＬ，，ＤＬ２間の電
位差を増幅して次段へ伝達ずるディジットセンス増幅器
３及ひＭＯＳトランジスタＭ８，Ｍ９とを有する構成と
なっていた。
次に、この回路の動作を読出し動作について説明する。
まず、読出し動作開始前、即ちメモリセルか選択状態と
なる前には、ティジッ１へ線ＤＬＩ ，ＤＬ２は、電源
電圧ＶＣＣからＭＯＳ１〜ランジスタＭ，，Ｍ２のしき
い値電圧ＶＴＮたげ低い等電圧に保持される。
なる前には、ティジッ１へ線ＤＬＩ ，ＤＬ２は、電源
電圧ＶＣＣからＭＯＳ１〜ランジスタＭ，，Ｍ２のしき
い値電圧ＶＴＮたげ低い等電圧に保持される。
ワード線Ｗ Ｌ ，及びディシッ１〜線選択信号ＤＳ１
が高レヘルになりメモリセル］とディジットセンス増幅
器３が選択されると、メモリセル１の保持データによっ
てディシッＩ一線ＤＬ，■ＤＬ２間に差電位か生しる。
が高レヘルになりメモリセル］とディジットセンス増幅
器３が選択されると、メモリセル１の保持データによっ
てディシッＩ一線ＤＬ，■ＤＬ２間に差電位か生しる。
このように、通常、Ｍ Ｏ Ｓ ＋−ランジスタＭ５〜
Ｍ７で構成されるディジッ１〜センス増幅器３は高？動
作か必要とされる為、このデイシッｌ−センス増幅器３
の入力であるディシッ１・線Ｄ Ｌ ，ＤＬ２の初期電
圧により最適値に設定される。
Ｍ７で構成されるディジッ１〜センス増幅器３は高？動
作か必要とされる為、このデイシッｌ−センス増幅器３
の入力であるディシッ１・線Ｄ Ｌ ，ＤＬ２の初期電
圧により最適値に設定される。
この例では、初期電圧が（ＶＣＣ ＶＴＮ）に設定さ
れており、これによってディジット線Ｄ Ｌ ，Ｄ Ｌ
．■間の差電位か最高速て増幅され次段へ伝達される。
れており、これによってディジット線Ｄ Ｌ ，Ｄ Ｌ
．■間の差電位か最高速て増幅され次段へ伝達される。
上述した従来の半導体記憶装置は、メモリセル１か選択
状態となる前に、ディジッ｝・線終端回路２ＡのＭＯＳ
トランジスタＭ，，Ｍ２によりディシット線ＤＬ，，Ｄ
Ｌ２を等電位に保持する暢成となっているので、例えば
電源電圧Ｖ。Ｃか一時的に■４だけ」二昇するとディジ
ット線Ｄ Ｌ ，ＤＬ、２の電位は（ＶＣＣ＋ＶＡ
ＶＴＨ）まで引上げられ、その後■ｃｃに戻ったとして
も、ＭＯＳ１〜ランジスタＭ，，Ｍ２はオフ状態となる
のてティシッ｝へ線ＤＬ，，ＤＬ２の電荷を放電する径
路かなく、（ Ｖ ｃｃ＋ Ｖ Ａ Ｖ ＴＨ）を保
持したままとなり、ディジットセンス増幅器３の最適動
作点かずれて動作速度が低下するという欠点がある。
状態となる前に、ディジッ｝・線終端回路２ＡのＭＯＳ
トランジスタＭ，，Ｍ２によりディシット線ＤＬ，，Ｄ
Ｌ２を等電位に保持する暢成となっているので、例えば
電源電圧Ｖ。Ｃか一時的に■４だけ」二昇するとディジ
ット線Ｄ Ｌ ，ＤＬ、２の電位は（ＶＣＣ＋ＶＡ
ＶＴＨ）まで引上げられ、その後■ｃｃに戻ったとして
も、ＭＯＳ１〜ランジスタＭ，，Ｍ２はオフ状態となる
のてティシッ｝へ線ＤＬ，，ＤＬ２の電荷を放電する径
路かなく、（ Ｖ ｃｃ＋ Ｖ Ａ Ｖ ＴＨ）を保
持したままとなり、ディジットセンス増幅器３の最適動
作点かずれて動作速度が低下するという欠点がある。
この動作速度の低下は、近年、半導体記憶装置の低電圧
動作（例えば３Ｖ）の要求が高くなり、動作保証電圧範
囲が広かるに従って大きくなる。
動作（例えば３Ｖ）の要求が高くなり、動作保証電圧範
囲が広かるに従って大きくなる。
本発明の目的は、電源電圧の変動があったときの動作速
度を速くすることがてきる半導体記憶回路を提供するこ
とにある。
度を速くすることがてきる半導体記憶回路を提供するこ
とにある。
本発明の半導体記憶装置は、第１及び第２の入出力端を
もつメモリセルと、対をなす第］及び第２のディジット
線と、前記メモリセルが選択状態のときこのメモリセル
の第１及び第２の入出力端を前記第］及び第２のディジ
ッ１・線に対応して接続するワード線と、電源供給線と
前記第１及び第２のディジット線との間にそれぞれ接続
され前記メモリセルが選択状態となる前に前記第１及び
第２のディジット線を等電位に保持する第１及び第２の
Ｍｏｓ＋−ラジスタ、及び前記電源供給線と前記第１，
第２のデイジット線との間にそれそれ接続され、前記第
１，第２のＭＯＳトランジスタに印加される電圧がこの
第１，第２のＭ Ｏ Ｓ ＋−ランジスタをオン状態と
するときの電圧の高低とは逆の高低関係となったときオ
ン状態となる第３，第４のＭＯＳ＋一ランジスタを備え
たデイジタル線終端回路とを有している。
もつメモリセルと、対をなす第］及び第２のディジット
線と、前記メモリセルが選択状態のときこのメモリセル
の第１及び第２の入出力端を前記第］及び第２のディジ
ッ１・線に対応して接続するワード線と、電源供給線と
前記第１及び第２のディジット線との間にそれぞれ接続
され前記メモリセルが選択状態となる前に前記第１及び
第２のディジット線を等電位に保持する第１及び第２の
Ｍｏｓ＋−ラジスタ、及び前記電源供給線と前記第１，
第２のデイジット線との間にそれそれ接続され、前記第
１，第２のＭＯＳトランジスタに印加される電圧がこの
第１，第２のＭ Ｏ Ｓ ＋−ランジスタをオン状態と
するときの電圧の高低とは逆の高低関係となったときオ
ン状態となる第３，第４のＭＯＳ＋一ランジスタを備え
たデイジタル線終端回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例が従来の半導体記憶装置と相違する点は、デ
ィシッ１一線終端回路２に、従来からの第１及び第２の
ＭＯＳ１〜ランジスタＭ，，Ｍ２のほかに、電源供給線
（通常の電源電圧Ｖｃｃ）とディジット線ＤＬ，，ＤＬ
２との間にそれぞれ接続され、Ｍ Ｏ Ｓ ＋−ランシ
スタＭ，，Ｍ２に印加される電圧が、このＭＯＳトラン
ジスタＭｌ ，Ｍ２をオン状態とするときの電圧の高低
とは逆の高低関係となったときオン状態となる第３及び
第４のＭＯＳトランジスタＭ３，Ｍ４を設けた点にある
。
ィシッ１一線終端回路２に、従来からの第１及び第２の
ＭＯＳ１〜ランジスタＭ，，Ｍ２のほかに、電源供給線
（通常の電源電圧Ｖｃｃ）とディジット線ＤＬ，，ＤＬ
２との間にそれぞれ接続され、Ｍ Ｏ Ｓ ＋−ランシ
スタＭ，，Ｍ２に印加される電圧が、このＭＯＳトラン
ジスタＭｌ ，Ｍ２をオン状態とするときの電圧の高低
とは逆の高低関係となったときオン状態となる第３及び
第４のＭＯＳトランジスタＭ３，Ｍ４を設けた点にある
。
次に、この実施例の動作について説明する。
電源電圧Ｖ。０の変動がない通常動作時には、Ｍｏｓ１
一ランジスタＭ３，Ｍ４がオフ状態となっているので、
従来と同様の動作となる。
一ランジスタＭ３，Ｍ４がオフ状態となっているので、
従来と同様の動作となる。
電源電圧かＶＣＣからＶＡたけ上昇ずるとディジット線
ＤＬＩ ， Ｄｒ−２の電位は、Ｍｏｓ＋−ランジスタ
Ｍ，，Ｍ２のしきい値電圧を■エＨ１ とすると、（
Ｖ ｃｃ＋ Ｖ Ａ Ｖ ＴＨＩ ）まで引上げられ
る。
ＤＬＩ ， Ｄｒ−２の電位は、Ｍｏｓ＋−ランジスタ
Ｍ，，Ｍ２のしきい値電圧を■エＨ１ とすると、（
Ｖ ｃｃ＋ Ｖ Ａ Ｖ ＴＨＩ ）まで引上げられ
る。
その後、電源電圧が■。０に戻ると、ＭＯＳトランジス
タＭ１〜Ｍうに印加される電圧の高低関係が逆転ずるの
て、ＭＯＳトランジスタＭ１，Ｍ２はオフ、ＭＯＳトラ
ンジスタＭ３ ，Ｍ４はオンとなり、ＭＯＳトランジス
タＭ３，Ｍ４のしきい値電圧をＶ７Ｈ２とすると、ティ
シッｌ・線Ｄ Ｌ ，■）Ｉ−２の電位は（ Ｖ ＣＣ
＋ Ｖ ＴＨ２ ） ’！．で低下する。
タＭ１〜Ｍうに印加される電圧の高低関係が逆転ずるの
て、ＭＯＳトランジスタＭ１，Ｍ２はオフ、ＭＯＳトラ
ンジスタＭ３ ，Ｍ４はオンとなり、ＭＯＳトランジス
タＭ３，Ｍ４のしきい値電圧をＶ７Ｈ２とすると、ティ
シッｌ・線Ｄ Ｌ ，■）Ｉ−２の電位は（ Ｖ ＣＣ
＋ Ｖ ＴＨ２ ） ’！．で低下する。
従って、電源電圧か変動した場合のディジットセンス増
幅器３の最適動作点とのずれを小さくすることかでき、
動作速度を従来例よりも速くすることができる。
幅器３の最適動作点とのずれを小さくすることかでき、
動作速度を従来例よりも速くすることができる。
以上説明したように本発明は、テイシッ１・線終端回路
に従来からの第］及び第２のＭ Ｏ Ｓ ＋−ランシス
タのほかに、これら第１及び第２のＭ Ｏ Ｓ ＋ヘラ
ンジスタとオン・オフ関係が逆となる第３及ひ第４のＭ
ＯＳ１〜ランジスクを第］及び第２のＭ Ｏ８１〜ラン
ジスタと並列接続ずる構成とずることにより、電源電圧
の変動があったときにテイシッ１〜センス増幅器の最適
動作点とのずれを小さくすることができ、従って動作速
度を速くすることができる効果がある。
に従来からの第］及び第２のＭ Ｏ Ｓ ＋−ランシス
タのほかに、これら第１及び第２のＭ Ｏ Ｓ ＋ヘラ
ンジスタとオン・オフ関係が逆となる第３及ひ第４のＭ
ＯＳ１〜ランジスクを第］及び第２のＭ Ｏ８１〜ラン
ジスタと並列接続ずる構成とずることにより、電源電圧
の変動があったときにテイシッ１〜センス増幅器の最適
動作点とのずれを小さくすることができ、従って動作速
度を速くすることができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
の半導体記憶装置の一例を示す回路図である。 ］・・・メモリセル、２，２Ａ・・・ティシット線終端
回路、３・・ディシッ１−センス増幅器、Ｄ Ｌ ，Ｄ
Ｌ２・・ディジット線、Ｍ１〜Ｍ９・・・Ｍｏｓ１〜ラ
ンジスタ、ＷＬ，・・・ワート線。
の半導体記憶装置の一例を示す回路図である。 ］・・・メモリセル、２，２Ａ・・・ティシット線終端
回路、３・・ディシッ１−センス増幅器、Ｄ Ｌ ，Ｄ
Ｌ２・・ディジット線、Ｍ１〜Ｍ９・・・Ｍｏｓ１〜ラ
ンジスタ、ＷＬ，・・・ワート線。
Claims (1)
- 第１及び第２の入出力端をもつメモリセルと、対をなす
第１及び第２のディジット線と、前記メモリセルが選択
状態のときこのメモリセルの第１及び第２の入出力端を
前記第１及び第２のディジット線に対応して接続するワ
ード線と、電源供給線と前記第１及び第２のディジット
線との間にそれぞれ接続され前記メモリセルが選択状態
となる前に前記第１及び第２のディジット線を等電位に
保持する第１及び第２のＭＯＳトラジスタ、及び前記電
源供給線と前記第１、第２のディジット線との間にそれ
ぞれ接続され、前記第１、第２のＭＯＳトランジスタに
印加される電圧がこの第１、第２のＭＯＳトランジスタ
をオン状態とするときの電圧の高低とは逆の高低関係と
なったときオン状態となる第３、第４のＭＯＳトランジ
スタを備えたディジタル線終端回路とを有することを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1115726A JP2690554B2 (ja) | 1989-05-08 | 1989-05-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1115726A JP2690554B2 (ja) | 1989-05-08 | 1989-05-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02294996A true JPH02294996A (ja) | 1990-12-05 |
| JP2690554B2 JP2690554B2 (ja) | 1997-12-10 |
Family
ID=14669590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1115726A Expired - Lifetime JP2690554B2 (ja) | 1989-05-08 | 1989-05-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690554B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0413292A (ja) * | 1990-04-28 | 1992-01-17 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148442A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Memory unit |
| JPS5760585A (en) * | 1980-09-26 | 1982-04-12 | Nec Corp | Memory device |
| JPS61237290A (ja) * | 1985-04-12 | 1986-10-22 | Sony Corp | ビツト線駆動回路 |
-
1989
- 1989-05-08 JP JP1115726A patent/JP2690554B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148442A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Memory unit |
| JPS5760585A (en) * | 1980-09-26 | 1982-04-12 | Nec Corp | Memory device |
| JPS61237290A (ja) * | 1985-04-12 | 1986-10-22 | Sony Corp | ビツト線駆動回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0413292A (ja) * | 1990-04-28 | 1992-01-17 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2690554B2 (ja) | 1997-12-10 |
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