JPH0159677B2 - - Google Patents
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- JPH0159677B2 JPH0159677B2 JP57016121A JP1612182A JPH0159677B2 JP H0159677 B2 JPH0159677 B2 JP H0159677B2 JP 57016121 A JP57016121 A JP 57016121A JP 1612182 A JP1612182 A JP 1612182A JP H0159677 B2 JPH0159677 B2 JP H0159677B2
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- signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明はバツフア回路に関する。
１個の入力信号に対して相反する２個の出力信
号を送出するバツフア回路は、１個の入力信号を
受けてそれをあらかじめ定められた基準電圧信号
と比較判定を行い２個の相反する出力信号を得る
ための回路で、いろいろな電子回路において入力
と内部回路のバツフア用として重要なものであ
る。特に半導体メモリ装置において用いられるア
ドレスバツフア回路は、メモリ装置の大容量化、
高速化にともないますます重要なものとなつてい
る。従つて以下の説明は主としてこの半導体メモ
リ装置に用いられるアドレスバツフア回路を取り
上げて行うことにする。
号を送出するバツフア回路は、１個の入力信号を
受けてそれをあらかじめ定められた基準電圧信号
と比較判定を行い２個の相反する出力信号を得る
ための回路で、いろいろな電子回路において入力
と内部回路のバツフア用として重要なものであ
る。特に半導体メモリ装置において用いられるア
ドレスバツフア回路は、メモリ装置の大容量化、
高速化にともないますます重要なものとなつてい
る。従つて以下の説明は主としてこの半導体メモ
リ装置に用いられるアドレスバツフア回路を取り
上げて行うことにする。
アドレスバツフア回路は、半導体メモリ装置に
おいてアドレス入力信号に対応してアドレスの選
択指示信号をデコーダ回路に送出するための回路
で、アドレス判定が正確でかつ高感度・高速で行
われるとともに消費電力が小さいこと信号発生回
路も含め設計が容易でチツプの小形化が計れるこ
となどが強く要求されている。
おいてアドレス入力信号に対応してアドレスの選
択指示信号をデコーダ回路に送出するための回路
で、アドレス判定が正確でかつ高感度・高速で行
われるとともに消費電力が小さいこと信号発生回
路も含め設計が容易でチツプの小形化が計れるこ
となどが強く要求されている。
この要求に沿うていろいろの回路が考えられて
いるが、第１図に示す一従来例の回路はそのなか
で最も進んでいるとされる回路の一つである。
いるが、第１図に示す一従来例の回路はそのなか
で最も進んでいるとされる回路の一つである。
この回路は、１個の入力信号AIを受けてこれ
とあらかじめ定められた基準電圧信号VREFとを比
較判定して２個の相反する前置出力信号A′o，
A′oとして送出するエンハンスメント型電界効果
トランジスタ（Ｅ−FET）という）Q31，Q32か
らなるフリツプフロツプ回路を主体として構成さ
れる前置回路１１と、前置出力信号A′o，′を
クロツク信号P11によりトランスフアゲート作用
をするためのＥ−FET Q41，Q42と前置出力信号
A′o，′を受けて２個の相反する出力信号Ao，
Aoを送出するためのＥ−FET Q47，Q48からな
るフリツプフロツプ回路を主体として構成される
主回路１２からできている。なお、この回路の特
徴の一つは前置回路においてデイプレシヨン型電
界効果トランジスタ（Ｄ−FETという）Q33，
Q34，Q35，Q36が用いられていることである。以
下にこの回路の動作の概要を説明する。
とあらかじめ定められた基準電圧信号VREFとを比
較判定して２個の相反する前置出力信号A′o，
A′oとして送出するエンハンスメント型電界効果
トランジスタ（Ｅ−FET）という）Q31，Q32か
らなるフリツプフロツプ回路を主体として構成さ
れる前置回路１１と、前置出力信号A′o，′を
クロツク信号P11によりトランスフアゲート作用
をするためのＥ−FET Q41，Q42と前置出力信号
A′o，′を受けて２個の相反する出力信号Ao，
Aoを送出するためのＥ−FET Q47，Q48からな
るフリツプフロツプ回路を主体として構成される
主回路１２からできている。なお、この回路の特
徴の一つは前置回路においてデイプレシヨン型電
界効果トランジスタ（Ｄ−FETという）Q33，
Q34，Q35，Q36が用いられていることである。以
下にこの回路の動作の概要を説明する。
初めに前置回路１１について説明する。まずア
ドレス入力を与える入力信号AIと基準電圧信号
VREFをクロツク信号φ11によりＥ−FET（以下Ｄ
−FETを除き単にFETという）Q37，Q38を介し
て節点N13，N14に取り込み、クロツク信号φ11で
ラツチしながらクロツク信号φ12を立上げること
によりブートストラツプ容量C11，C12によりこの
節点N13，N14の電位を昇圧する。かくしてＤ−
FET Q35，Q36は取り込まれた入力信号AI及び基
準電圧信号VREFによつてその能力が変化するの
で、この変化をFET Q31，Q32からなるフリツプ
フロツプ回路で判定され、その結果が節点N11，
N12に表わされ、更にFET Q39，Q40を介して前
置出力信号A′o，′として主回路１２へ送出さ
れる。ところで、フリツプフロツプ回路での判定
後クロツク信号φ11が低レベルのままであれば、
負荷側のＤ−FET Q33，Q34はオンすることにな
り消費電力を増大させるので、クロツク信号φ11
としては第２図に示すワンシヨツトの逆相信号が
用いられる。さて、クロツク信号φ11がワンシヨ
ツトの逆相信号であるために信号φ11の再上昇に
伴い節点N11，N12は再プリチヤージされること
になりそのアドレスの判定情報が失われることに
なる。FET Q39，Q40は節点N11，N12を高レベル
に保持してこれを防止するために挿入されたもの
である。
ドレス入力を与える入力信号AIと基準電圧信号
VREFをクロツク信号φ11によりＥ−FET（以下Ｄ
−FETを除き単にFETという）Q37，Q38を介し
て節点N13，N14に取り込み、クロツク信号φ11で
ラツチしながらクロツク信号φ12を立上げること
によりブートストラツプ容量C11，C12によりこの
節点N13，N14の電位を昇圧する。かくしてＤ−
FET Q35，Q36は取り込まれた入力信号AI及び基
準電圧信号VREFによつてその能力が変化するの
で、この変化をFET Q31，Q32からなるフリツプ
フロツプ回路で判定され、その結果が節点N11，
N12に表わされ、更にFET Q39，Q40を介して前
置出力信号A′o，′として主回路１２へ送出さ
れる。ところで、フリツプフロツプ回路での判定
後クロツク信号φ11が低レベルのままであれば、
負荷側のＤ−FET Q33，Q34はオンすることにな
り消費電力を増大させるので、クロツク信号φ11
としては第２図に示すワンシヨツトの逆相信号が
用いられる。さて、クロツク信号φ11がワンシヨ
ツトの逆相信号であるために信号φ11の再上昇に
伴い節点N11，N12は再プリチヤージされること
になりそのアドレスの判定情報が失われることに
なる。FET Q39，Q40は節点N11，N12を高レベル
に保持してこれを防止するために挿入されたもの
である。
次に、主回路１２について説明する。FET
Q41，Q42はトランスフアゲート用でクロツク信
号P11によつて前置出力信号A′o，′が主回路内
の節点N15，N16に取り込まれ、FETQ47，Q48か
らなるフリツプフロツプ回路により判定されて低
レベルフロート防止用のFET Q49，Q50を介して
出力端子１５，１６より出力信号Ao，が送出
される。ここでFETQ43，Q45及びFET Q43，Q46
からなる回路は節点N17，N18をクロツク信号φ13
を立上げることによりVDDレベル以上にセルフブ
ートすることによつて信号φ13のレベルをそのま
ま出力に得るための出力レベル保障回路であり、
FET Q49，Q50は低レベルフロート防止用で前置
出力信号A′o，′を出力信号Ao，で直接制
御してFET Q49，Q50をオンさせる形となつてい
る。
Q41，Q42はトランスフアゲート用でクロツク信
号P11によつて前置出力信号A′o，′が主回路内
の節点N15，N16に取り込まれ、FETQ47，Q48か
らなるフリツプフロツプ回路により判定されて低
レベルフロート防止用のFET Q49，Q50を介して
出力端子１５，１６より出力信号Ao，が送出
される。ここでFETQ43，Q45及びFET Q43，Q46
からなる回路は節点N17，N18をクロツク信号φ13
を立上げることによりVDDレベル以上にセルフブ
ートすることによつて信号φ13のレベルをそのま
ま出力に得るための出力レベル保障回路であり、
FET Q49，Q50は低レベルフロート防止用で前置
出力信号A′o，′を出力信号Ao，で直接制
御してFET Q49，Q50をオンさせる形となつてい
る。
以上詳しく説明したように、この一従来例の回
路では主回路１２の構成は単純でしかもコンパク
トではあるがなお以下のような問題点がある。す
なわち前置回路１１の情報を直接出力信号で制御
する形をとつているため、アドレス出力に同相レ
ベルの浮上りが生じた場合にはアドレス出力が共
倒れとなる危険性を持つている。第２図に示すよ
うにこのことはクロツク信号φ11，P11，φ13相互
の時間間隔に対してこの回路がどうしても敏感と
なつてしまうことになる。例えばクロツク信号
φ11が十分に低レベルにならないうちにクロツク
信号P11が低レベルに落ちてしまうと、主回路で
アドレス情報が判定されないうちに主回路と前置
回路が切り離されてしまうなどが生じ易い。この
ことはクロツク信号発生部においてこの時間間隔
を保障する工夫が必要となり時間間隔を大きくと
るなどして回路の高速化が阻害される。更に又、
クロツク信号φ13は直接出力信号レベルを維持し
てしかもこのアドレスバツフア回路の負荷となる
デコーダ回路を駆動しなければならないのでVDD
レベルの高レベルでしかも強力なクロツク信号発
生回路が必要となり複雑な回路で大きなトランジ
スタを用いるなどしてチツプの小形化が阻害され
る。
路では主回路１２の構成は単純でしかもコンパク
トではあるがなお以下のような問題点がある。す
なわち前置回路１１の情報を直接出力信号で制御
する形をとつているため、アドレス出力に同相レ
ベルの浮上りが生じた場合にはアドレス出力が共
倒れとなる危険性を持つている。第２図に示すよ
うにこのことはクロツク信号φ11，P11，φ13相互
の時間間隔に対してこの回路がどうしても敏感と
なつてしまうことになる。例えばクロツク信号
φ11が十分に低レベルにならないうちにクロツク
信号P11が低レベルに落ちてしまうと、主回路で
アドレス情報が判定されないうちに主回路と前置
回路が切り離されてしまうなどが生じ易い。この
ことはクロツク信号発生部においてこの時間間隔
を保障する工夫が必要となり時間間隔を大きくと
るなどして回路の高速化が阻害される。更に又、
クロツク信号φ13は直接出力信号レベルを維持し
てしかもこのアドレスバツフア回路の負荷となる
デコーダ回路を駆動しなければならないのでVDD
レベルの高レベルでしかも強力なクロツク信号発
生回路が必要となり複雑な回路で大きなトランジ
スタを用いるなどしてチツプの小形化が阻害され
る。
以上第１図に示した一従来例の回路について説
明したが、他の従来例の回路においても同様に、
回路が活性時（判定時）にVDD電源電圧レベルに
上るクロツク信号を必要とし又は前述のように時
間間隔が問題となる。このためクロツク信号発生
回路に対する要求がきびしくなり設計が複雑困難
となりひいては回路全体の小形化、高速化を阻害
するという欠点を有している。
明したが、他の従来例の回路においても同様に、
回路が活性時（判定時）にVDD電源電圧レベルに
上るクロツク信号を必要とし又は前述のように時
間間隔が問題となる。このためクロツク信号発生
回路に対する要求がきびしくなり設計が複雑困難
となりひいては回路全体の小形化、高速化を阻害
するという欠点を有している。
本発明の目的は、上記のかかる欠点が除去さ
れ、使用しているクロツク信号のうち活性化時
（判定時）に必要なクロツク信号はいずれもその
電圧ならびに時間間隔に対する要求がきびしくな
く従つてクロツク信号発生回路の設計が容易で回
路全体としての小形化、高速化が計れるところの
バツフア回路を提供することにある。
れ、使用しているクロツク信号のうち活性化時
（判定時）に必要なクロツク信号はいずれもその
電圧ならびに時間間隔に対する要求がきびしくな
く従つてクロツク信号発生回路の設計が容易で回
路全体としての小形化、高速化が計れるところの
バツフア回路を提供することにある。
本発明のバツフア回路は、１個の入力信号に対
して相反する２個の出力信号を送出するバツフア
回路において、前記入力信号と基準電圧信号によ
り２個の前置出力信号を送出する前置回路と、前
記前置出力信号によりゲートを開き前記出力信号
によりゲートを閉じるトランスフアゲート回路と
前記前置出力信号をラツチするラツチ回路と該ラ
ツチ回路にラツチされた前記前置出力信号を受け
出力として前記２個の出力信号を送出するフリツ
プフロツプ回路とからなる主回路とを含むことか
らなつている。
して相反する２個の出力信号を送出するバツフア
回路において、前記入力信号と基準電圧信号によ
り２個の前置出力信号を送出する前置回路と、前
記前置出力信号によりゲートを開き前記出力信号
によりゲートを閉じるトランスフアゲート回路と
前記前置出力信号をラツチするラツチ回路と該ラ
ツチ回路にラツチされた前記前置出力信号を受け
出力として前記２個の出力信号を送出するフリツ
プフロツプ回路とからなる主回路とを含むことか
らなつている。
以下本発明について図面を参照して詳細に説明
する。
する。
第３図は本発明の一実施例の回路図でメモリア
ドレスバツフア回路を示すものである。入力端子
３に印加された１個のアドレス指定の入力信号
AIと標準電圧端子４に加えられた標準電圧信号
VREFにより２個の相反した前置信号A′o，′を
送出する前置回路１と、この前置出力信号A′o，
A′oを受けてアドレス判定を行い所定のレベルの
相反する２個の出力信号Ao，を送出する主回
路２からこの実施例の回路はできている。
ドレスバツフア回路を示すものである。入力端子
３に印加された１個のアドレス指定の入力信号
AIと標準電圧端子４に加えられた標準電圧信号
VREFにより２個の相反した前置信号A′o，′を
送出する前置回路１と、この前置出力信号A′o，
A′oを受けてアドレス判定を行い所定のレベルの
相反する２個の出力信号Ao，を送出する主回
路２からこの実施例の回路はできている。
前置回路１は第１図に示した従来例の回路の前
置回路１１と同じ構成となつている。節点N1，
N2で交差接続されてフリツプフロツプ回路を形
成しソース共通接続点がクロツク信号φ1で駆動
されるところのFET Q1，Q2と、それぞれこの
FET Q1，Q2とVDD電源端子間に挿入されそのゲ
ートは共通接続されてクロツク信号φ1で駆動さ
れるところのＤ−FET Q3，Q4と、それぞれ節点
N1，N2とVDD電源端子間に挿入されたＤ−FET
Q5，Q6と、それぞれこのＤ−FET Q5，Q6のゲ
ートとドレインとで節点N3，N4を形成しゲート
がクロツク信号φ1で駆動されソースが入力信号
端子３に接続されたFET Q7及びソースが標準電
圧信号端子４に接続されたFET Q8と、それぞれ
節点N3，N4に接続されクロツク信号φ2で駆動さ
れるブートストラツプ容量C1，C2と、それぞれ
節点N1，N2をドレインにゲートがFET Q1，Q2
のゲートに共通接続されソースが前置出力信号
A′o，′の出力節点N5，N6となるところの
FET Q9，Q10とからできている。
置回路１１と同じ構成となつている。節点N1，
N2で交差接続されてフリツプフロツプ回路を形
成しソース共通接続点がクロツク信号φ1で駆動
されるところのFET Q1，Q2と、それぞれこの
FET Q1，Q2とVDD電源端子間に挿入されそのゲ
ートは共通接続されてクロツク信号φ1で駆動さ
れるところのＤ−FET Q3，Q4と、それぞれ節点
N1，N2とVDD電源端子間に挿入されたＤ−FET
Q5，Q6と、それぞれこのＤ−FET Q5，Q6のゲ
ートとドレインとで節点N3，N4を形成しゲート
がクロツク信号φ1で駆動されソースが入力信号
端子３に接続されたFET Q7及びソースが標準電
圧信号端子４に接続されたFET Q8と、それぞれ
節点N3，N4に接続されクロツク信号φ2で駆動さ
れるブートストラツプ容量C1，C2と、それぞれ
節点N1，N2をドレインにゲートがFET Q1，Q2
のゲートに共通接続されソースが前置出力信号
A′o，′の出力節点N5，N6となるところの
FET Q9，Q10とからできている。
主回路２は、出力信号Aoの出力端子５となる
節点N7及び出力信号の出力端子となる節点N8
で交差接続されてフリツプフロツプ回路を形成す
るFET Q11，Q12と、それぞれ節点N7，N8にソ
ースを節点N8、及び節点N7にゲートを接続され
たFET Q13，Q14と、このFET Q13，Q14のドレ
インにソースをドレインがFET Q9，Q10のソー
スとにより前置出力信号A′o，′の出入端とな
る節点N5，N6を形成し、ゲートをFET Q14及び
FET Q13のゲートに接続されたFET Q15，Q16
と、それぞれ節点N7，N8にソースをVDD電源端
子にドレインをゲートがFET Q13，Q14のドレイ
ンとにより節点N9，N10を形成するFET Q17，
Q18と、それぞれ節点N9，N10に接続されクロツ
ク信号φ2で駆動されるブートストラツプ容量C3，
C4と、それぞれ節点N7，N8にソースをVDD電源
端子にドレインが接続されゲートがクロツク信号
P1で駆動されるところのFET Q19，Q20とからで
きている。
節点N7及び出力信号の出力端子となる節点N8
で交差接続されてフリツプフロツプ回路を形成す
るFET Q11，Q12と、それぞれ節点N7，N8にソ
ースを節点N8、及び節点N7にゲートを接続され
たFET Q13，Q14と、このFET Q13，Q14のドレ
インにソースをドレインがFET Q9，Q10のソー
スとにより前置出力信号A′o，′の出入端とな
る節点N5，N6を形成し、ゲートをFET Q14及び
FET Q13のゲートに接続されたFET Q15，Q16
と、それぞれ節点N7，N8にソースをVDD電源端
子にドレインをゲートがFET Q13，Q14のドレイ
ンとにより節点N9，N10を形成するFET Q17，
Q18と、それぞれ節点N9，N10に接続されクロツ
ク信号φ2で駆動されるブートストラツプ容量C3，
C4と、それぞれ節点N7，N8にソースをVDD電源
端子にドレインが接続されゲートがクロツク信号
P1で駆動されるところのFET Q19，Q20とからで
きている。
次に第４図に示す節点電位とクロツク信号電圧
の動作波形図を参照してこの実施例の回路の動作
について詳しく説明する。説明の便宜上入力信号
AIが高レベルの場合を取り上げる。
の動作波形図を参照してこの実施例の回路の動作
について詳しく説明する。説明の便宜上入力信号
AIが高レベルの場合を取り上げる。
初めに、クロツク信号P1をVDDレベル（必要な
場合にはVDD以上にして出力節点N7，N8をあら
かじめ十分なレベルにプリチヤージする。）、クロ
ツク信号φ1，φ3をVDDよりやや低いレベルに立上
げておき、そして高レベルにある入力信号AIと
標準電圧信号VREFをそれぞれの入力端子３，４に
与える。かくしてFET Q7，Q8がオンとなり入力
信号AIは節点N3に、基準電圧信号VREFは節点N4
に取り込まれる。又Ｄ−FET Q3，Q4により節点
N1，N2もVDDレベルにプリチヤージされ、FET
Q1，Q2からなるフリツプフロツプ回路は非活性
状態にある。一方主回路においてはFET Q19，
Q20がオンすることにより出力節点N7，N8がVDD
レベルにプリチヤージされる。これに伴いFET
Q13，Q14もオンして節点N9，N10もVDDレベルに
プリチヤージされる。これによりトランスフアゲ
ート用のFET Q15，Q16は節点N5，N6もFET
Q9，Q10をとおして高電位になつているのでハイ
インピーダンス状態でオフとなり前置回路と主回
路とは切り離されることになる。
場合にはVDD以上にして出力節点N7，N8をあら
かじめ十分なレベルにプリチヤージする。）、クロ
ツク信号φ1，φ3をVDDよりやや低いレベルに立上
げておき、そして高レベルにある入力信号AIと
標準電圧信号VREFをそれぞれの入力端子３，４に
与える。かくしてFET Q7，Q8がオンとなり入力
信号AIは節点N3に、基準電圧信号VREFは節点N4
に取り込まれる。又Ｄ−FET Q3，Q4により節点
N1，N2もVDDレベルにプリチヤージされ、FET
Q1，Q2からなるフリツプフロツプ回路は非活性
状態にある。一方主回路においてはFET Q19，
Q20がオンすることにより出力節点N7，N8がVDD
レベルにプリチヤージされる。これに伴いFET
Q13，Q14もオンして節点N9，N10もVDDレベルに
プリチヤージされる。これによりトランスフアゲ
ート用のFET Q15，Q16は節点N5，N6もFET
Q9，Q10をとおして高電位になつているのでハイ
インピーダンス状態でオフとなり前置回路と主回
路とは切り離されることになる。
次に、クロツク信号P1を低レベル（VSS電位又
は接地電位）に低下させ次いで、クロツク信号
φ2をVDDレベルよりやや低いレベルまで立上げる
とともにクロツク信号φ1を低レベルに低下させ
る。かくしてクロツク信号φ2によりブートスト
ラツプ容量C1，C2により節点N3，N4が高電位に
昇圧されることにより、Ｄ−FET Q5，Q6の能力
に差ができそれにより節点N1，N2の電位が変
り、FET Q1，Q2からなるフリツプフロツプ回路
によりそのレベル差が判定され、その結果が
FET Q9，Q10を介して前置回路の出力節点N5，
N6に前置出力信号A′o，′として送出される。
一方主回路においてはクロツク信号φ2によりブ
ートストラツプ容量C3，C4により節点N9，N10
の電位がVDD以上のレベルに昇圧される。
は接地電位）に低下させ次いで、クロツク信号
φ2をVDDレベルよりやや低いレベルまで立上げる
とともにクロツク信号φ1を低レベルに低下させ
る。かくしてクロツク信号φ2によりブートスト
ラツプ容量C1，C2により節点N3，N4が高電位に
昇圧されることにより、Ｄ−FET Q5，Q6の能力
に差ができそれにより節点N1，N2の電位が変
り、FET Q1，Q2からなるフリツプフロツプ回路
によりそのレベル差が判定され、その結果が
FET Q9，Q10を介して前置回路の出力節点N5，
N6に前置出力信号A′o，′として送出される。
一方主回路においてはクロツク信号φ2によりブ
ートストラツプ容量C3，C4により節点N9，N10
の電位がVDD以上のレベルに昇圧される。
この状態において、前置回路からの前置出力信
号A′o，′が節点N5，N6に現われると、その低
レベル側（ここでは入力信号AIが高レベルであ
るので′が低レベルとなる。）のトランスフア
ゲート用FET Q16がオンし節点N10の電位が抜か
れ低レベルまで低下する。ここに至つてFET
Q17，Q18の能力は大きく変ることになり節点N7，
N8の電位がそれに対応して変化する。すなわち
前置回路出力信号A′o，′がFET Q17，Q18に
ラツチされることになる。次いでクロツク信号
φ3を高レベルから低レベルに低下させることに
よりFET Q11，Q12からなるフリツプフロツプ回
路で節点N7，N8のレベル差を増幅判定し出力信
号Ao，（ここではが低レベル信号となる）
をそれぞれ出力端子５，６に送出するとともに
FET Q13，Q14を介して節点N9，N10に正帰還す
る。そして出力節点N8が低レベルになると節点
N10の電位は節点N7が高電位のためオンしている
FET Q14をとおして抜かれて低くなつているの
でFET Q16が自動的にオフすることになり、再
び前置回路と主回路とが切り離なされる。従つて
前置回路１において判定後Ｄ−FET Q3，Q4がオ
ンすることによる消費電力の増大を防止するため
にクロツク信号φ1を高電位にしても主回路２は
なんら影響されることはない。第５図は第４図に
示した動作波形図からクロツク信号のみを取り出
したもので、第２図に示した従来例のクロツク信
号の動作波形図と対比して描いてある。
号A′o，′が節点N5，N6に現われると、その低
レベル側（ここでは入力信号AIが高レベルであ
るので′が低レベルとなる。）のトランスフア
ゲート用FET Q16がオンし節点N10の電位が抜か
れ低レベルまで低下する。ここに至つてFET
Q17，Q18の能力は大きく変ることになり節点N7，
N8の電位がそれに対応して変化する。すなわち
前置回路出力信号A′o，′がFET Q17，Q18に
ラツチされることになる。次いでクロツク信号
φ3を高レベルから低レベルに低下させることに
よりFET Q11，Q12からなるフリツプフロツプ回
路で節点N7，N8のレベル差を増幅判定し出力信
号Ao，（ここではが低レベル信号となる）
をそれぞれ出力端子５，６に送出するとともに
FET Q13，Q14を介して節点N9，N10に正帰還す
る。そして出力節点N8が低レベルになると節点
N10の電位は節点N7が高電位のためオンしている
FET Q14をとおして抜かれて低くなつているの
でFET Q16が自動的にオフすることになり、再
び前置回路と主回路とが切り離なされる。従つて
前置回路１において判定後Ｄ−FET Q3，Q4がオ
ンすることによる消費電力の増大を防止するため
にクロツク信号φ1を高電位にしても主回路２は
なんら影響されることはない。第５図は第４図に
示した動作波形図からクロツク信号のみを取り出
したもので、第２図に示した従来例のクロツク信
号の動作波形図と対比して描いてある。
以上詳しく説明したように、この実施例の回路
では、第５図に示すように従来例と同じ数である
４個のクロツク信号P1，φ1，φ2，φ3を必要とし
ている。しかしながら信号P1は、出力節点N7，
N8を適当に高電位いプリチヤージするためでVDD
レベルか場合によりVDD以上のレベルの高レベル
を必要とするだけの簡単なもので良く、従来例の
ようにトランスフアゲートを直接駆動するために
必要としたクロツク信号P11のようにVDDレベル
の高レベルで時間間隔がきびしい信号（第２図参
照）は必要でなくなる。信号φ1は、アドレス判
定後の前置回路におけるＤ−FET Q3，Q4のオン
による消費電力を無くすために従来例と同じワン
シヨツトの逆相信号となつている。信号φ2は、
節点N3，N4及び節点N9，N10の電位を昇圧させ
るためブートストラツプ容量C1，C2，C3，C4を
駆動するためのもので従来例のものより昇圧され
る節点が２個増えることになるが高レベルはVDD
レベル以下であり特に問題のない信号である。信
号φ3は、FET Q11，Q12からなるフリツプフロツ
プ回路を活性化してアドレスレベルの判定を行わ
せるためのものであり高レベルとしてVDDよりや
や低いレベルから低レベルまで低下するところの
信号で良いのでなんら特別な要求を付加されるこ
とはない。そこでこの実施例の回路では従来の回
路で必要とした第２図φ13に示すような、高レベ
ルが節点N17，N18（第１図参照）をVDD以上のレ
ベルにセルフブートさせるためにVDDの高レベル
で、しかも直接負荷を駆動するための強力なもの
であり、かつ他の信号との時間間隔に対する要求
のきびしい信号φ13を用いる必要がない。
では、第５図に示すように従来例と同じ数である
４個のクロツク信号P1，φ1，φ2，φ3を必要とし
ている。しかしながら信号P1は、出力節点N7，
N8を適当に高電位いプリチヤージするためでVDD
レベルか場合によりVDD以上のレベルの高レベル
を必要とするだけの簡単なもので良く、従来例の
ようにトランスフアゲートを直接駆動するために
必要としたクロツク信号P11のようにVDDレベル
の高レベルで時間間隔がきびしい信号（第２図参
照）は必要でなくなる。信号φ1は、アドレス判
定後の前置回路におけるＤ−FET Q3，Q4のオン
による消費電力を無くすために従来例と同じワン
シヨツトの逆相信号となつている。信号φ2は、
節点N3，N4及び節点N9，N10の電位を昇圧させ
るためブートストラツプ容量C1，C2，C3，C4を
駆動するためのもので従来例のものより昇圧され
る節点が２個増えることになるが高レベルはVDD
レベル以下であり特に問題のない信号である。信
号φ3は、FET Q11，Q12からなるフリツプフロツ
プ回路を活性化してアドレスレベルの判定を行わ
せるためのものであり高レベルとしてVDDよりや
や低いレベルから低レベルまで低下するところの
信号で良いのでなんら特別な要求を付加されるこ
とはない。そこでこの実施例の回路では従来の回
路で必要とした第２図φ13に示すような、高レベ
ルが節点N17，N18（第１図参照）をVDD以上のレ
ベルにセルフブートさせるためにVDDの高レベル
で、しかも直接負荷を駆動するための強力なもの
であり、かつ他の信号との時間間隔に対する要求
のきびしい信号φ13を用いる必要がない。
すなわち、この実施例の回路では、クロツク信
号のうち活性化時（判定時）に必要なクロツク信
号はその電圧ならびに時間間隔に対する要求がき
びしくなく時間間隔を広げたり複雑な回路、大き
なトランジスタを用いたりする必要はない。従つ
てクロツク信号発生回路の設計が容易でメモリ回
路全体としての小形化、高速化が計れるという効
果がある。
号のうち活性化時（判定時）に必要なクロツク信
号はその電圧ならびに時間間隔に対する要求がき
びしくなく時間間隔を広げたり複雑な回路、大き
なトランジスタを用いたりする必要はない。従つ
てクロツク信号発生回路の設計が容易でメモリ回
路全体としての小形化、高速化が計れるという効
果がある。
なお、これまでの説明はバツフア回路として半
導体メモリ装置のアドレスバツフア回路を取り上
げて説明したが本発明の適用はなにもこれに限定
されるものではなく、他の適切な回路を用いても
本発明の趣旨は達成されるものである。
導体メモリ装置のアドレスバツフア回路を取り上
げて説明したが本発明の適用はなにもこれに限定
されるものではなく、他の適切な回路を用いても
本発明の趣旨は達成されるものである。
以上詳細に説明したとおり、本発明のバツフア
回路は、１個の入力信号に対して相反する２個の
前置出力信号を送出する前置回路と、前置回路か
らの前置出力信号によりゲートを開き出力信号に
よりゲートを閉ぢるトランスフアゲート回路と前
置出力信号をラツチするラツチ回路とラツチ回路
にラツチされた前置出力信号を受けフリツプフロ
ツプ回路により相反する２個の出力信号を送出す
る主回路とを含んで構成されているので、従来の
ように回路の活性化時（判定時）にVDDレベルの
高レベルで強力なしかも時間間隔要求のきびしい
クロツク信号を用いる必要がなくなり従つてクロ
ツク信号発生回路の設計が容易で回路全体の小型
化・高速化が計れるという効果を有している。
回路は、１個の入力信号に対して相反する２個の
前置出力信号を送出する前置回路と、前置回路か
らの前置出力信号によりゲートを開き出力信号に
よりゲートを閉ぢるトランスフアゲート回路と前
置出力信号をラツチするラツチ回路とラツチ回路
にラツチされた前置出力信号を受けフリツプフロ
ツプ回路により相反する２個の出力信号を送出す
る主回路とを含んで構成されているので、従来の
ように回路の活性化時（判定時）にVDDレベルの
高レベルで強力なしかも時間間隔要求のきびしい
クロツク信号を用いる必要がなくなり従つてクロ
ツク信号発生回路の設計が容易で回路全体の小型
化・高速化が計れるという効果を有している。
第１図は一従来例の回路図、第２図はそのクロ
ツク信号電圧の動作波形図、第３図は本発明の一
実施例の回路図、第４図はその節点電位ならびに
クロツク信号電圧の動作波形図、第５図はそのク
ロツク信号の動作波形図である。 １，１１……前置回路、２，１２……主回路、
３，１３……入力端子、４，１４……標準電圧、
５，６，１５，１６……出力端子、Q1，Q2，Q7
〜Q20，Q31，Q32，Q37〜Q50……エンハンスメン
ト型FET、Q3〜Q6，Q33〜Q36……デイプレツシ
ヨン型FET、C1〜C4，C11，C12……ブートスト
ラツプ容量、N1〜N10，N11〜N18……節点、φ1
〜φ3，P1，φ11〜φ13，P11……クロツク信号、AI
……入力信号、A′o，′……前置出力信号、
Ao，……出力信号、VDD……VDD電源端子。
ツク信号電圧の動作波形図、第３図は本発明の一
実施例の回路図、第４図はその節点電位ならびに
クロツク信号電圧の動作波形図、第５図はそのク
ロツク信号の動作波形図である。 １，１１……前置回路、２，１２……主回路、
３，１３……入力端子、４，１４……標準電圧、
５，６，１５，１６……出力端子、Q1，Q2，Q7
〜Q20，Q31，Q32，Q37〜Q50……エンハンスメン
ト型FET、Q3〜Q6，Q33〜Q36……デイプレツシ
ヨン型FET、C1〜C4，C11，C12……ブートスト
ラツプ容量、N1〜N10，N11〜N18……節点、φ1
〜φ3，P1，φ11〜φ13，P11……クロツク信号、AI
……入力信号、A′o，′……前置出力信号、
Ao，……出力信号、VDD……VDD電源端子。
Claims (1)
- １ １個の入力信号に対して相反する２個の出力
信号を送出するバツフア回路において、前記入力
信号と基準電圧信号により２個の前置出力信号を
送出する前置回路と、前記前置出力信号によりゲ
ートを開き前記出力信号によりゲートを閉じるト
ランスフアゲート回路と前記前置出力信号をラツ
チするラツチ回路と該ラツチ回路にラツチされた
前記前置出力信号を受け出力として前記２個の出
力信号を送出するフリツプフロツプ回路とからな
る主回路とを含むことを特徴とするバツフア回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016121A JPS58133024A (ja) | 1982-02-03 | 1982-02-03 | バツフア回路 |
| US06/463,338 US4542306A (en) | 1982-02-03 | 1983-02-02 | Buffer circuits for use with semiconductor memory devices |
| DE8383101022T DE3379759D1 (en) | 1982-02-03 | 1983-02-03 | Buffer circuits |
| EP83101022A EP0085436B1 (en) | 1982-02-03 | 1983-02-03 | Buffer circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016121A JPS58133024A (ja) | 1982-02-03 | 1982-02-03 | バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58133024A JPS58133024A (ja) | 1983-08-08 |
| JPH0159677B2 true JPH0159677B2 (ja) | 1989-12-19 |
Family
ID=11907676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57016121A Granted JPS58133024A (ja) | 1982-02-03 | 1982-02-03 | バツフア回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4542306A (ja) |
| EP (1) | EP0085436B1 (ja) |
| JP (1) | JPS58133024A (ja) |
| DE (1) | DE3379759D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4604534A (en) * | 1984-12-03 | 1986-08-05 | International Business Machines Corporation | Highly sensitive high performance sense amplifiers |
| US4952826A (en) * | 1985-07-05 | 1990-08-28 | Nec Corporation | Signal input circuit utilizing flip-flop circuit |
| JPS628614A (ja) * | 1985-07-05 | 1987-01-16 | Nec Corp | 入力インバ−タ回路 |
| JPS629590A (ja) * | 1985-07-08 | 1987-01-17 | Nec Corp | 増幅回路 |
| JPS6218112A (ja) * | 1985-07-16 | 1987-01-27 | Toshiba Corp | フリツプフロツプ回路 |
| DE3675925D1 (de) * | 1986-02-21 | 1991-01-10 | Ibm Deutschland | Statische speicherzelle ohne taktgeber. |
| JPS62205597A (ja) * | 1986-03-05 | 1987-09-10 | Toshiba Corp | 半導体感知増幅回路 |
| EP0254980B1 (de) * | 1986-07-24 | 1991-09-25 | Siemens Aktiengesellschaft | Integrierbare Bewerterschaltung |
| JPH0284811A (ja) * | 1988-01-30 | 1990-03-26 | Nec Corp | 入力インバータ回路 |
| US4859880A (en) * | 1988-06-16 | 1989-08-22 | International Business Machines Corporation | High speed CMOS differential driver |
| US5546036A (en) * | 1992-08-27 | 1996-08-13 | Siemens Aktiengesellschaft | Circuit array for amplifying and holding data with different supply |
| US5491428A (en) * | 1993-12-20 | 1996-02-13 | Hitachi Microsystems, Inc. | Bus-isolating pre-charge buffer |
| TW445714B (en) * | 2000-05-05 | 2001-07-11 | Ind Tech Res Inst | Capacitor-coupled differential logic circuit |
| KR100358709B1 (ko) * | 2000-07-01 | 2002-10-30 | 임지중 | 공진회로를 이용한 골프 클럽 헤드의 스윙 속도 측정 장치 |
| US9235047B2 (en) | 2011-06-01 | 2016-01-12 | Pixtronix, Inc. | MEMS display pixel control circuits and methods |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2855118C2 (de) * | 1978-12-20 | 1981-03-26 | IBM Deutschland GmbH, 70569 Stuttgart | Dynamischer FET-Speicher |
| JPS56101694A (en) * | 1980-01-18 | 1981-08-14 | Nec Corp | Semiconductor circuit |
| JPS6037996B2 (ja) * | 1980-02-20 | 1985-08-29 | 沖電気工業株式会社 | バツフア回路 |
| JPS56130885A (en) * | 1980-03-18 | 1981-10-14 | Fujitsu Ltd | Address buffer circuit |
| US4354257A (en) * | 1980-05-23 | 1982-10-12 | Fairchild Camera And Instrument Corporation | Sense amplifier for CCD memory |
| US4441039A (en) * | 1981-11-20 | 1984-04-03 | International Business Machines Corporation | Input buffer circuit for semiconductor memory |
-
1982
- 1982-02-03 JP JP57016121A patent/JPS58133024A/ja active Granted
-
1983
- 1983-02-02 US US06/463,338 patent/US4542306A/en not_active Expired - Lifetime
- 1983-02-03 DE DE8383101022T patent/DE3379759D1/de not_active Expired
- 1983-02-03 EP EP83101022A patent/EP0085436B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0085436A3 (en) | 1986-02-05 |
| EP0085436B1 (en) | 1989-04-26 |
| EP0085436A2 (en) | 1983-08-10 |
| DE3379759D1 (en) | 1989-06-01 |
| US4542306A (en) | 1985-09-17 |
| JPS58133024A (ja) | 1983-08-08 |
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