JPH04133141A

JPH04133141A - メモリ制御方法

Info

Publication number: JPH04133141A
Application number: JP25418590A
Authority: JP
Inventors: Taku Nishimura; 西村　卓; Makoto Tezuka; 誠手塚; Hideki Yoneima; 米今　英樹
Original assignee: Hitachi Communication Systems Inc
Current assignee: Hitachi Information and Telecommunication Engineering Ltd
Priority date: 1990-09-26
Filing date: 1990-09-26
Publication date: 1992-05-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はメモリ制御方法にかかり、特にＣＰＵのウェイ
ト制御に好適なメモリ制御方法に関する。

〔従来の技術〕

従来のメモリ制御方法は、使用するメモリ毎にメモリの
アクセス時間に見合ったタイミング制御を行っていた。

また、特開昭６４−２８７６４号公報には、データバス
幅より大きなバス幅を持つＲＯＭを用いたウェイト制御
方法を開示されている。

〔発明が解決しようとする課題〕

上記した従来技術においては、回路に搭載するメモリの
アクセス時間に合わせてＣＰＵのウェイト制御を設計し
ていた。しかし、このような従来技術においては、ＣＰ
Ｕを含む回路上で、当該メモリとアクセス時間の異なる
メモリに置換して使用すると、メモリのアクセス時間が
異なることに起因して、回路が正しく動作しないという
問題点があった。

また、アクセス時間の異なる複数のメモリが混在したシ
ステムの場合、各々のメモリ毎に異なるＣＰＵのウェイ
ト制御の設計が必要になり、ウェイト制御の設計が繁雑
になるという問題点があった。

さらに、メモリの個体差により、一般に規定されたアク
セス時間よりも短い時間でアクセス可能なことが多い。

しかし、上記従来技術においては、規定されたアクセス
時間の最大値で動作するように設計するため、規定より
も短いアクセス時間であっても、その優位性を活用でき
ないという問題点があった。

本発明は上記した従来技術の問題点に鑑みなされたもの
で、メモリを置換して使用することが可能で、かつＣＰ
Ｕのウェイト制御の設計の繁雑さを解消し、さらに規定
されたアクセス時間よりも短いアクセス時間を有するメ
モリの有効活用を図ることが可能なメモリ制御方法を提
供することを目的としている。

〔課題を解決するための手段〕

本発明の第１のメモリ制御方法は、メモリのアクセス時
間を測定し、測定されたアクセス時間に基づいて、メモ
リの読出し制御を行うことを特徴としている。また、本
発明の第２のメモリ制御方法は、少なくともＣＰＵとメ
モリを備えたメモリシステムにおいて、メモリに対する
アドレス信号とデータと書込み制御信号を生成し、上記
データをメモリに書込む第１のステップと、メモリに対
してアドレス信号と読出し制御信号を生成し、書込まれ
たデータを読出す第２のステップと、上記読出し制御信
号が出力されてから、実際にデータが読出されるまでの
時間を検出してメモリのアクセス時間を求める第３のス
テップと、計測されたアクセス時間に基づいて、ＣＰＵ
のメモリに対するアクセス待時間を定める第４のステッ
プとからなることを特徴としている。

また、本発明の第３のメモリ制御方法は、上記第３のス
テップにおいて、第１のステップで書込まれたデータと
第２のステップで読出されたデータの一致を検出し、さ
らに第１のステップで書込まれたデータと第２のステッ
プで読出されたデータの一致を取ることによって、アク
セス終了時間を求めることを特徴としている。

〔作用〕

本発明の第１及び第２のメモリ制御方法によれば、メモ
リのアクセス待ち時間が自動的に測定され、測定された
アクセス待ち時間によってメモリの読出し制御が行われ
るため、メモリを置換して使用することが可能になり、
かつＣＰＵのウェイト制御の設計の繁雑さが解消され、
さらに規定されたアクセス時間よりも短いアクセス時間
を有するメモリの有効活用を図ることが可能になる。

また、本発明の第３のメモリ制御方法によれば、本発明
の第２のメモリ制御方法においてメモリのアクセス時間
を正確に測定することが可能になる。

〔実施例〕

以下、添付の図面に示す実施例により、更に詳細に本発
明について説明する。第１図は本発明の一実施例を示す
ブロック図である。第１図に示す実施例は、ＣＰＵＩと
オシレータ２とリセント発生回路３とメモリ制御ユニッ
ト４とメモリ５とから構成されている。また、メモリ制
御ユニット４は、ＣＰＵインターフェイス部４１とアク
セス時間判定部４５とメモリインターフェイス部５５と
から構成されている。このうち、ＣＰＵインターフェイ
ス部４１は、ＣＰＵタイミング制御部４２と分周器４３
とリセットパルス生成器４４とを含んで構成されている
。また、アクセス時間判定部４５は、動作シーケンス制
御部４６とアドレス生成部４７とデータ生成部４８と制
御信号生成部４９とデータサンプル部５０とデータ比較
部５１とアクセス時間検出部５２とアクセス時間記憶部
５３とを含んで構成されている。

次に、第１図に示す実施例の動作について説明する。ま
ず、最初に、リセット発生回路３の働きにより、ＣＰＵ
Ｉとメモリ制御ユニット４がリセットされる。すなわち
、リセット発生回路３からリセット信号が出力されると
、リセットパルス生成器４４はリセット発生回路３から
発生されるリセット信号より短いセットパルスを生成し
、メモリ制御ユニット４全体をリセットする。また、リ
セットパルス生成器４４から出力されるリセットパルス
は、他方においてＣＰＵタイミング制御部に入力され、
これによってＣＰＵがリセットされる。

メモリ制御ユニット４は、オシレータ２から出力される
ＣＰＵＩの動作クロックより十分に高速なりロックによ
って動作する。また、オシレータ２から出力されるクロ
７りは分周器４３によってＣＰＵ動作周波数まで分周さ
れ、ＣＰＵＩへ供給される。分周器４３で生成するクロ
ックは、ＣＰＵタイミング制御部４２へも供給され、こ
れによってＣＰＵＩメモリ制御ユニット４の同期が保持
される。

次に、第１図に示すアクセス時間判定部４５の動作につ
いて説明する。メモリ制御ユニット４がリセットされた
後、動作シーケンス制御部４６では次の動作を順序正し
く行う。先ず、十分に長い時間をかけて、メモリ５にデ
ータを書き込む。このデータ書込み動作は次のように行
われる。まず、アドレス生成部４７は任意のアドレスデ
ータを生成して出力する０次に、データ生成部４８はメ
モリ５に書込むための“０”データ生成して出力する。

この“０”データはメモリインターフェイス部５５を介
してメモリ、に出力されると共に、データ比較部５１に
入力される。次に、制御信号生成部４９は書込み制御信
号を出力し、この書込み制御信号は十分な時間アクティ
ブな状態に保持される。これらの信号がメモリインター
フェイス部５５を介してメモリ５に入力され、これによ
って、“０＃データメモリ５のアドレス（アドレス生成
部４７において生成されたアドレス）に書込まれる。

次に、動作シーケンス制御部４６は、メモリ５からのデ
ータの読出し及びアクセス時間検出シーケンスに移行す
る。また、データ書込み時と同様に、アドレス生成部４
７は、書込みアドレスと同一アドレスを生成する０次に
制御信号生成部４９は読み出し制御信号を発生させると
共に、アクセス時間記憶部５３に対してアクセス開始を
通知する。これによってメモリ５に書込まれた″０′デ
ータが続出し可能な状態になる。

データサンプル部５０においては、プルアップ抵抗５４
により、完全に２値化された続出しデータをサンプルし
、アクセス時間検出部５２はデータが“１”から書き込
んだ“０”に変化する点を検出する。

また、データ比較部５１においては、書込みデータと続
出しデータとが比較され、一致した時点でアクセス時間
検出部５２へ通知する。アクセス時間検出部５２におい
ては、データサンプル部５０におけるサンプル結果とデ
ータ比較部５１におけるデータ比較結果の双方から、ア
クセス成功を判定し、アクセス時間記憶部５３及び動作
シーケンス制御部４６へ通知する。

次に、動作シーケンス制御部４６と、メモリ５からの続
出しサイクルを終了させ、メモリインターフェイス部５
５においてアクセス時間判定部８側に接続されていたメ
モリのアドレス、データバスをＣＰＵインターフェース
部４部側１側続する。

一方、アクセス時間記憶部５３では、アクセス開始から
アクセス成功までの時間（アクセス時間）を記憶してお
き、この記憶をもとにＣＰＵタイミング制御部４２を介
して、ＣＰＵのウェイト制御を行う。

なお、上記したアクセス時間の検出動作中においては、
ＣＰＵＩはリセットもしくはホールドされ、アクセス時
間検出動作の終了後、ＣＰＵＩを動作させることとする
。

次にアクセス時間記憶部５３に記憶されたアクセス時間
に基づいて、ＣＰＵタイミング制御部４２によって行わ
れるＣＰＵＩのウェイト制御について、第２図を用いて
説明する。ｃｐｕｉは、メモリ５からデータを続出する
場合、第１図及び第２図に示すように、続出し、制御信
号Ｓ１をＣＰＵタイミング制御部４２へ出力する。また
、ＣＰＵＩはアドレス信号ＡＤを出力する。ＣＰＵタイ
ミング制御部４２は、ＣＰＵＩから続出し制御信号Ｓ１
を受けて、制御信号生成部４９ヘメモリ５に対するアウ
トプットイネーブル信号Ｅを出力する。制御信号生成部
４９は、上記イネーブル信号Ｅを受けて、メモリ５をア
ウトプットイネーブルの状態にする。

ＣＰＵＩからの続出し制御信号Ｓ１を受信した後、アク
セス時間記憶部４４に記憶されたアクセス時間ＡＴが経
過すると、メモリ５からデータＤの続出しが開始される
。ＣＰＵタイミング制御部４２は、このタイミングにお
いて、ＣＰＵＩに対して応答信号Ｓ２を出力する。これ
によって、ＣＰＵ１はメモリ５から続出されるデータＤ
を受信する。

なお、上記した実施例にお′いては、書込み／続出し可
能なメモリについて説明したが、本発明はこれに限定さ
れるものではなく、あらかじめ特定アドレスにデータを
書き込んでおくことにより、読み出し専用メモリに対し
て適用することができる。

また、上記した実施例においては、メモリが１つの場合
を例にして説明したが、本発明はこれに限定されるもの
ではなく、複数のメモリを用いる場合にも適用可能であ
る。この場合には、メモリ制御ユニット４をメモリ対応
に設けても良いし、また１つのメモリ制御ユニットが複
数のメモリを受は持つように構成しても良い。また、１
つのメモリについてアクセス時間を複数回測定し、その
平均値を用いてメモリの読出し制御を実行するように構
成しても良い。

〔発明の効果〕

本発明によれば、メモリのアクセス待ち時間が自動的に
測定され、測定されたアクセス待ち時間によってメモリ
の読出し制御が行われるため、メモリを置換して使用す
ることが可能になり、かつＣＰＵのウェイト制御の設計
の繁雑さが解消され、さらに規定されたアクセス時間よ
りも短いアクセス時間を有するメモリの有効活用を図る
ことが可能になる効果がある。

【図面の簡単な説明】

るＣＰＵのウェイト制御を説明するためのタイムチャー
トである。１・・・ＣＰＵ、２・・・オシレータ２．３・・・リセ
ット発生回路３．４・・・メモリ制御ユニット、５・・
・メモリ、４１・・・ＣＰＵインターフェイス部、４２
・・・ＣＰＵタイミング制御部、４３・・・分周器、４
４・・・リセットパルス性成器、４５・・・アクセス時
間判定部、４６・・・動作シーケンス制御部、４７・・
・アドレス生成部、４８・・・データ生成部、４９・・
・制御信号生成部、５０・・・データサンプル部、５１
・・・データ比較部、５２・・・アクセス時間検出部、
５３・・・アクセス時間記憶部、５５・・・メモリイン
ターフェイス部。１１２図代理人　弁理士　　秋　本　正　実データＤ（＝＝）

Claims

【特許請求の範囲】１、メモリのアクセス時間を測定し、測定されたアクセ
ス時間に基づいて、メモリの読出し制御を行うことを特
徴とするメモリ制御方法。２、少なくともＣＰＵとメモリを備えたメモリシステム
において、メモリに対するアドレス信号とデータと書込
み制御信号を生成し、上記データをメモリに書込む第１
のステップと、メモリに対してアドレス信号と読出し制
御信号を生成して、書込まれたデータを読出す第２のス
テップと、上記読出し制御信号が出力されてから、実際
にデータが読み出されるまでの時間を検出してメモリの
アクセス時間を求める第３のステップと、計測されたア
クセス時間に基づいて、ＣＰＵのメモリに対するアクセ
ス待時間を定める第４のステップとからなることを特徴
とするメモリ制御方法。３、上記第３のステップにおいて、第１のステップで書
込まれたデータと第２のステップで読出されたデータの
一致を検出し、さらに第１のステップで書込まれたデー
タと第２のステップで読出されたデータの一致を取るこ
とによって、アクセス終了時間を求めることを特徴とす
る請求項２記載のメモリ制御方法。