JPH04133342A - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JPH04133342A JPH04133342A JP2255850A JP25585090A JPH04133342A JP H04133342 A JPH04133342 A JP H04133342A JP 2255850 A JP2255850 A JP 2255850A JP 25585090 A JP25585090 A JP 25585090A JP H04133342 A JPH04133342 A JP H04133342A
- Authority
- JP
- Japan
- Prior art keywords
- package substrate
- semiconductor
- insulating film
- semiconductor mounting
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、プラスチックＰＧＡ型の半導体パッケージに
関するものである。
関するものである。
樹脂積層板によって作製されるプリント配線板をパッケ
ージ基板１とし、パッケージ基板１に多数本の端子ピン
４，４・・−を取り付けて形成される半導体パッケージ
が提供されている。第４図はその一例を示すものであり
、パッケージ基板１の中央部の片面に半導体搭載部２を
設けると共にパッケージ基板１に多数のスルーホール３
．３・・・を設け、パッケージ基板１の他方の片面に突
、出するようにスルーホール３．３・・・に端子ピン４
，４・・・の基部を嵌合して取り付けである。またパッ
ケージ基板１の表面には放射状に多数本の回路（図示省
略）が形成してあり、各回路はそれぞれ各端子ピン４に
接続しである。そして半導体搭載部２にＩＣ等の半導体
チップ７を搭載すると共に半導体チブプ７と上記回路と
の間に金線等のワイヤー１１をボンディングすることに
よって、回路を介して半導体チップ７を各端子ピン４．
４・・・に接続することができる。
ージ基板１とし、パッケージ基板１に多数本の端子ピン
４，４・・−を取り付けて形成される半導体パッケージ
が提供されている。第４図はその一例を示すものであり
、パッケージ基板１の中央部の片面に半導体搭載部２を
設けると共にパッケージ基板１に多数のスルーホール３
．３・・・を設け、パッケージ基板１の他方の片面に突
、出するようにスルーホール３．３・・・に端子ピン４
，４・・・の基部を嵌合して取り付けである。またパッ
ケージ基板１の表面には放射状に多数本の回路（図示省
略）が形成してあり、各回路はそれぞれ各端子ピン４に
接続しである。そして半導体搭載部２にＩＣ等の半導体
チップ７を搭載すると共に半導体チブプ７と上記回路と
の間に金線等のワイヤー１１をボンディングすることに
よって、回路を介して半導体チップ７を各端子ピン４．
４・・・に接続することができる。
しかし上記のように作成される半導体パッケージにあっ
て、端子ピン４は半導体搭載部２を形成した箇所におい
てはパッケージ基板１に取り付けることができない。す
なわち、半導体搭載部２を形成した部分にスルーホール
３を設けて端子ピン４を取り付けると、この端子ピン４
と半導体搭載部２に搭載した半導体チップ７との間の絶
縁が確保できなくなるために、この部分に端子ピン４を
取り付けることができないのである。そしてこのように
半導体搭載部２を形成した箇所において端子ピン４を取
り付けることができないために、パッケージ基板１に取
り付けることのできる端子ピン４の本数には自ずと制約
があり、半導体の高密度化に伴うＩｌｏの増加に対応す
ることが難しいという問題があった。 本発明は上記の点に鑑みて為されたものであり、半導体
搭載部を形成した箇所においてもパッケージ基板に端子
ピンを取り付けることができ、半導体の高密度化に容易
に対応することができる半導体パッケージを提供するこ
とを目的とするものである。
て、端子ピン４は半導体搭載部２を形成した箇所におい
てはパッケージ基板１に取り付けることができない。す
なわち、半導体搭載部２を形成した部分にスルーホール
３を設けて端子ピン４を取り付けると、この端子ピン４
と半導体搭載部２に搭載した半導体チップ７との間の絶
縁が確保できなくなるために、この部分に端子ピン４を
取り付けることができないのである。そしてこのように
半導体搭載部２を形成した箇所において端子ピン４を取
り付けることができないために、パッケージ基板１に取
り付けることのできる端子ピン４の本数には自ずと制約
があり、半導体の高密度化に伴うＩｌｏの増加に対応す
ることが難しいという問題があった。 本発明は上記の点に鑑みて為されたものであり、半導体
搭載部を形成した箇所においてもパッケージ基板に端子
ピンを取り付けることができ、半導体の高密度化に容易
に対応することができる半導体パッケージを提供するこ
とを目的とするものである。
本発明に係る半導体パッケージは、パッケージ基板１の
一方の片面に半導体搭載部２を形成し、この半導体搭載
部２も含めてパッケージ基板１のほぼ全面にスルーホー
ル３．３・・・を設けると共に端子ピン４の基部をこの
スルーホール３に挿入嵌合してパッケージ基板１の他方
の片面に端子ピン４．４・・・を取り付け、パッケージ
基板１の上と一方の片面に半導体搭載部２も含めてほぼ
全面に絶縁被膜５を被覆し、絶縁被膜５の表面側に接続
回路６を形成すると共に絶縁被膜５の外側端縁において
この接続回路６をパッケージ基板１に接続し、絶縁被膜
５の表面側において半導体搭載部２に実装した半導体チ
ップ７を上記接続回路６に接続して成ることを特徴とす
るものである。
一方の片面に半導体搭載部２を形成し、この半導体搭載
部２も含めてパッケージ基板１のほぼ全面にスルーホー
ル３．３・・・を設けると共に端子ピン４の基部をこの
スルーホール３に挿入嵌合してパッケージ基板１の他方
の片面に端子ピン４．４・・・を取り付け、パッケージ
基板１の上と一方の片面に半導体搭載部２も含めてほぼ
全面に絶縁被膜５を被覆し、絶縁被膜５の表面側に接続
回路６を形成すると共に絶縁被膜５の外側端縁において
この接続回路６をパッケージ基板１に接続し、絶縁被膜
５の表面側において半導体搭載部２に実装した半導体チ
ップ７を上記接続回路６に接続して成ることを特徴とす
るものである。
本発明にあっては、パッケージ基板１の片面に半導体搭
載部２も含めてほぼ全面に絶縁被膜５を被覆するように
しているために、この絶縁被膜５によって端子ピン４と
半導体チップ７との絶縁を確保することができ、半導体
搭載部２を形成した箇所においてもパッケージ基板１に
端子ピン４を取り付けることが可能になる。
載部２も含めてほぼ全面に絶縁被膜５を被覆するように
しているために、この絶縁被膜５によって端子ピン４と
半導体チップ７との絶縁を確保することができ、半導体
搭載部２を形成した箇所においてもパッケージ基板１に
端子ピン４を取り付けることが可能になる。
以下本発明を実施例によって詳述する。
第１図乃至第３図は本発明の一実施例を示すものであっ
て、パッケージ基板１はプリント配線板１を用いて作成
されるものであり、その外層や内層に金属等の導体によ
る回路１２．１２・・・が形成しである。またパッケー
ジ基板１の上面には半導体搭載部２がキャビティとして
凹設して形成しである。このパッケージ基板１には半導
体搭載部２も含めて全面に互ってスルーホール３．３・
・・が上下に貫通して穿設しである。スルーホール３の
内周にはスルーホールメツキ（図示省略）を施して回路
１２と導通接続するようにしである。さらにパッケージ
基板１の上面の外周端部にはその端縁に沿って多数の接
続パッド１３．１３・・・が設けてあり、各接続バッド
１３に回路１２が導通接続しである。上記スルーホール
３，３・・・に端子ピン４．４・・・の基部を挿入嵌合
して半田接合等をすることによって、パッケージ基板１
の下面から突出するように多数本の端子ピン４．４・・
・が取り付けである。この各端子ピン４はスルーホール
３において回路１２を介してパッド１３に導通接続され
ている。 第３図において５はポリイミドフィルム等の樹脂フィル
ムで作成された絶縁被膜であり、外形をパッケージ基板
１の外形よりやや小さ目に形成すると共に、その中央部
においてパッケージ基板１の半導体搭載部２の大きさと
深さにほぼ等しい凹部１４が凹曲して設けである。この
絶縁被膜５の上面側には多数本の金属等の導体による接
続回路６．６・・・が放射状に設けてあり、各接続回路
６の内側の端部はインナーリード部１５として凹部１４
の周縁部に位置させると共に各接続回路６の外側の端部
はアウターリード部１６として絶縁被膜５の外側端縁か
ら外方へ突出させである。このように絶縁被膜５に接続
回路６．６・・・を一体に設けることによって、Ｔ Ａ
Ｂ （Ｔａｐｅ Ａｕｔｏｓ＋ａｔｅｄ Ｂｏｎｄｉ
ｎｇ）と同じように使用することができる。 すなわち上記のように形成される絶縁被膜５は、その凹
部１４をパッケージ基板１の半導体搭載部２内にはめ込
むと共に、絶縁被膜５の外側端縁から突出させた各アウ
ターリード部１６．１６・・・をパッケージ基板１の各
パッド１３．１３・・・に半田等で接合して、第１図に
示すようにパッケージ基板１の上面に樹脂系等の接着剤
で絶縁被膜５を接着することによって、パッケージ基板
１に固定することができる。そして第２図に示すように
、凹部１４において半導体搭載部２にＩＣ等の半導体チ
ップ７を搭載し、半導体チップ７と絶縁被膜５に設けた
各接続回路６，６・・・のインナーリード部１５との間
に金線などのワイヤー１１をボンディングすることによ
って半導体チップ７と接続回路６．６・・・とを接続す
る。従って、半導体チップ７は接続回路６からパッド１
３を経てパッケージ基板１に設けた回路１２を通して端
子ピン４に電気的に接続されるものである。
て、パッケージ基板１はプリント配線板１を用いて作成
されるものであり、その外層や内層に金属等の導体によ
る回路１２．１２・・・が形成しである。またパッケー
ジ基板１の上面には半導体搭載部２がキャビティとして
凹設して形成しである。このパッケージ基板１には半導
体搭載部２も含めて全面に互ってスルーホール３．３・
・・が上下に貫通して穿設しである。スルーホール３の
内周にはスルーホールメツキ（図示省略）を施して回路
１２と導通接続するようにしである。さらにパッケージ
基板１の上面の外周端部にはその端縁に沿って多数の接
続パッド１３．１３・・・が設けてあり、各接続バッド
１３に回路１２が導通接続しである。上記スルーホール
３，３・・・に端子ピン４．４・・・の基部を挿入嵌合
して半田接合等をすることによって、パッケージ基板１
の下面から突出するように多数本の端子ピン４．４・・
・が取り付けである。この各端子ピン４はスルーホール
３において回路１２を介してパッド１３に導通接続され
ている。 第３図において５はポリイミドフィルム等の樹脂フィル
ムで作成された絶縁被膜であり、外形をパッケージ基板
１の外形よりやや小さ目に形成すると共に、その中央部
においてパッケージ基板１の半導体搭載部２の大きさと
深さにほぼ等しい凹部１４が凹曲して設けである。この
絶縁被膜５の上面側には多数本の金属等の導体による接
続回路６．６・・・が放射状に設けてあり、各接続回路
６の内側の端部はインナーリード部１５として凹部１４
の周縁部に位置させると共に各接続回路６の外側の端部
はアウターリード部１６として絶縁被膜５の外側端縁か
ら外方へ突出させである。このように絶縁被膜５に接続
回路６．６・・・を一体に設けることによって、Ｔ Ａ
Ｂ （Ｔａｐｅ Ａｕｔｏｓ＋ａｔｅｄ Ｂｏｎｄｉ
ｎｇ）と同じように使用することができる。 すなわち上記のように形成される絶縁被膜５は、その凹
部１４をパッケージ基板１の半導体搭載部２内にはめ込
むと共に、絶縁被膜５の外側端縁から突出させた各アウ
ターリード部１６．１６・・・をパッケージ基板１の各
パッド１３．１３・・・に半田等で接合して、第１図に
示すようにパッケージ基板１の上面に樹脂系等の接着剤
で絶縁被膜５を接着することによって、パッケージ基板
１に固定することができる。そして第２図に示すように
、凹部１４において半導体搭載部２にＩＣ等の半導体チ
ップ７を搭載し、半導体チップ７と絶縁被膜５に設けた
各接続回路６，６・・・のインナーリード部１５との間
に金線などのワイヤー１１をボンディングすることによ
って半導体チップ７と接続回路６．６・・・とを接続す
る。従って、半導体チップ７は接続回路６からパッド１
３を経てパッケージ基板１に設けた回路１２を通して端
子ピン４に電気的に接続されるものである。
上述のように本発明にあっては、パッケージ基板の片面
に半導体搭載部も含めてほぼ全面に絶縁被膜を被覆し、
絶縁被膜の表面側に接続回路を形成すると共に絶縁被膜
の外側端縁においてこの接続回路をパッケージ基板に接
続し、絶縁被膜の表面側において半導体搭載部に実装し
た半導体チップを上記接続回路に接続するようにしたの
で、絶縁被膜によって半導体搭載部の箇所に取り付ける
端子ピンと半導体搭載部に搭載する半導体チップとの絶
縁を確保することができ、半導体搭載部を形成した箇所
においてもパッケージ基板に端子ピンを取り付けること
ができるものであり、端子ピンの本数の設計の自由度が
増して半導体の高密度化に容易に対応することが可能に
なるものである
に半導体搭載部も含めてほぼ全面に絶縁被膜を被覆し、
絶縁被膜の表面側に接続回路を形成すると共に絶縁被膜
の外側端縁においてこの接続回路をパッケージ基板に接
続し、絶縁被膜の表面側において半導体搭載部に実装し
た半導体チップを上記接続回路に接続するようにしたの
で、絶縁被膜によって半導体搭載部の箇所に取り付ける
端子ピンと半導体搭載部に搭載する半導体チップとの絶
縁を確保することができ、半導体搭載部を形成した箇所
においてもパッケージ基板に端子ピンを取り付けること
ができるものであり、端子ピンの本数の設計の自由度が
増して半導体の高密度化に容易に対応することが可能に
なるものである
第１図は本発明の一実施例の断面図、第２図は同上の一
部の拡大した断面図、第３図は同上の分解斜視図、第４
図は従来例の断面図である。 １はパッケージ基板、２は半導体搭載部、３はスルーホ
ール、４は端子ピン、５は絶縁被膜、６は接続回路、７
は半導体チップである。
部の拡大した断面図、第３図は同上の分解斜視図、第４
図は従来例の断面図である。 １はパッケージ基板、２は半導体搭載部、３はスルーホ
ール、４は端子ピン、５は絶縁被膜、６は接続回路、７
は半導体チップである。
Claims (1)
- （１）パッケージ基板の一方の片面に半導体搭載部を形
成し、この半導体搭載部も含めてパッケージ基板のほぼ
全面にスルーホールを設けると共に端子ピンの基部をこ
のスルーホールに挿入嵌合してパッケージ基板の他方の
片面に端子ピンを取り付け、パッケージ基板の上記一方
の片面に半導体搭載部も含めてほぼ全面に絶縁被膜を被
覆し、絶縁被膜の表面側に接続回路を形成すると共に絶
縁被膜の外側端縁においてこの接続回路をパッケージ基
板に接続し、絶縁被膜の表面側において半導体搭載部に
実装した半導体チップを上記接続回路に接続して成るこ
とを特徴とする半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2255850A JPH0732211B2 (ja) | 1990-09-25 | 1990-09-25 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2255850A JPH0732211B2 (ja) | 1990-09-25 | 1990-09-25 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04133342A true JPH04133342A (ja) | 1992-05-07 |
| JPH0732211B2 JPH0732211B2 (ja) | 1995-04-10 |
Family
ID=17284461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2255850A Expired - Lifetime JPH0732211B2 (ja) | 1990-09-25 | 1990-09-25 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732211B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7239024B2 (en) * | 2003-04-04 | 2007-07-03 | Thomas Joel Massingill | Semiconductor package with recess for die |
-
1990
- 1990-09-25 JP JP2255850A patent/JPH0732211B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7239024B2 (en) * | 2003-04-04 | 2007-07-03 | Thomas Joel Massingill | Semiconductor package with recess for die |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732211B2 (ja) | 1995-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100201924B1 (ko) | 반도체 장치 | |
| US4939570A (en) | High power, pluggable tape automated bonding package | |
| JP3069010B2 (ja) | マンドレルで製造した相互接続デカールを有するマルチチップモジュール | |
| US5869889A (en) | Thin power tape ball grid array package | |
| JPH06295939A (ja) | 半導体装置 | |
| JP2881733B2 (ja) | ボトムリード型半導体パッケージ | |
| US6271057B1 (en) | Method of making semiconductor chip package | |
| JP3656861B2 (ja) | 半導体集積回路装置及び半導体集積回路装置の製造方法 | |
| US6057594A (en) | High power dissipating tape ball grid array package | |
| US6038135A (en) | Wiring board and semiconductor device | |
| JPH02343A (ja) | 電子部品搭載用基板 | |
| JPH0732211B2 (ja) | 半導体パッケージ | |
| JP2652222B2 (ja) | 電子部品搭載用基板 | |
| US6380613B1 (en) | Semiconductor device | |
| JPH05218228A (ja) | 電子部品搭載用基板 | |
| JP2784209B2 (ja) | 半導体装置 | |
| JP2583242Y2 (ja) | 半導体装置 | |
| JPH06224237A (ja) | 半導体装置 | |
| JP2505359Y2 (ja) | 半導体搭載用基板 | |
| JPH04133343A (ja) | 半導体チップキャリア | |
| JPS6240749A (ja) | ピングリツドアレイ | |
| JPS63271945A (ja) | 電子部品実装構体 | |
| JPH0497550A (ja) | 半導体チップの封止構造 | |
| JPH0440861B2 (ja) | ||
| JPH03120749A (ja) | 半導体素子パッケージ |