JPH04133348A - Ｃｍｏｓゲートアレイ - Google Patents
ＣｍｏｓゲートアレイInfo
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- JPH04133348A JPH04133348A JP2254618A JP25461890A JPH04133348A JP H04133348 A JPH04133348 A JP H04133348A JP 2254618 A JP2254618 A JP 2254618A JP 25461890 A JP25461890 A JP 25461890A JP H04133348 A JPH04133348 A JP H04133348A
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- Japan
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- gate electrode
- load resistance
- channel mos
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- film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
Ａ、産業上の利用分野
Ｂ８発明の概要
Ｃ０背景技術［第３図］
Ｄ 発明が解決しようとする問題点
Ｅ０問題点を解決するための手段
Ｆ６作用
Ｇ、実施例［第１図、第２図］
Ｈ９発明の効果
（Ａ、産業上の利用分野）
本発明はＣＭＯＳゲートアレイ、特に一対の第１導電型
チャンネルＭＯＳ）ラジスタと、一対の第２導電型チャ
ンネルＭＯＳトラジスタと、該第２４１ｉ型チヤンネル
ＭＯＳトラジスタのゲート電極の上方に眉間絶縁膜を介
して略重なるように形成され、一端にて該ゲート電極と
接続された一対の負荷抵抗膜と、により単位セルが構成
されたＣＭＯＳゲートアレイに関する。
チャンネルＭＯＳ）ラジスタと、一対の第２導電型チャ
ンネルＭＯＳトラジスタと、該第２４１ｉ型チヤンネル
ＭＯＳトラジスタのゲート電極の上方に眉間絶縁膜を介
して略重なるように形成され、一端にて該ゲート電極と
接続された一対の負荷抵抗膜と、により単位セルが構成
されたＣＭＯＳゲートアレイに関する。
（Ｂ、発明の概要）
本発明は、上記のＣＭＯＳゲートアレイにおいて、
第２導電型チャンネルＭｏＳトラジスタのゲート電極の
それより上層の配線膜とのコンタクトを簡単にとること
ができるようにするため、ゲート電極をその一部が負荷
抵抗膜から食み出すように形成するものである。
それより上層の配線膜とのコンタクトを簡単にとること
ができるようにするため、ゲート電極をその一部が負荷
抵抗膜から食み出すように形成するものである。
（Ｃ，背景技術）［第３図］
ＳＲＡＭ搭載可能なＣＭＯＳゲートアレイは、従来は完
全ＣＭＯＳ型にされていた。従って、単位セルは４個の
ＮチャンネルＭＯＳトラジスタと、４個のＰチャンネル
ＭＯＳ）−ラジスタ及び１個の基板コンタクト部により
構成されていた。
全ＣＭＯＳ型にされていた。従って、単位セルは４個の
ＮチャンネルＭＯＳトラジスタと、４個のＰチャンネル
ＭＯＳ）−ラジスタ及び１個の基板コンタクト部により
構成されていた。
しかし、これによれば、ＳＲＡＭのメモリセルを構成し
た場合、単位セルで１個のメモリセルな構成することが
できるけれども、ＰチャンネルのＭＯＳトラジスタが２
個使用されず無駄に場所を占有する。従って、トランジ
スタの使用効率が悪（、メモリセルの占有面積が広く、
集積度の向上を阻害する要因となる。
た場合、単位セルで１個のメモリセルな構成することが
できるけれども、ＰチャンネルのＭＯＳトラジスタが２
個使用されず無駄に場所を占有する。従って、トランジ
スタの使用効率が悪（、メモリセルの占有面積が広く、
集積度の向上を阻害する要因となる。
そこで、本願出願人は特願平２−３０９１８により、一
対の第１導電型チャンネルＭＯＳトラジスタと、一対の
第２４を型チャンネルＭＯＳトラジスタと、該ＭＯ５）
ラジスタのゲート電極上方に１間絶縁膜を介して重なる
ように形成した一対の高抵抗の負荷抵抗膜とにより単位
セルを構成したものを提案した。第３図（Ａ）、（Ｂ）
はかかる半導体装置の第２導電型チヤンネル（実施例で
はｎチャンネル）ＭＯＳトラジスタを示し、同図（Ａ）
は平面図、同図（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う断
面図である。
対の第１導電型チャンネルＭＯＳトラジスタと、一対の
第２４を型チャンネルＭＯＳトラジスタと、該ＭＯ５）
ラジスタのゲート電極上方に１間絶縁膜を介して重なる
ように形成した一対の高抵抗の負荷抵抗膜とにより単位
セルを構成したものを提案した。第３図（Ａ）、（Ｂ）
はかかる半導体装置の第２導電型チヤンネル（実施例で
はｎチャンネル）ＭＯＳトラジスタを示し、同図（Ａ）
は平面図、同図（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う断
面図である。
同図において、ａはｐ型半導体ウェル、ｂは選択酸化膜
、Ｃはｎ型半導体領域で、ｎチャンネルＭＯＳ）ラジス
タのソースあるいはドレインを成す。ｄはアクエティブ
エリア、ｅは該ｎチャンネルＭＯＳトラジスタのゲート
電極で、第１層目の多結晶シリコンＪ（ＩＰｏｌｙ）か
らなる、ｆは第２層目の多結晶シリコン眉（２Ｐｏｌｙ
）からなる負荷抵抗膜で、層間絶縁膜ｇを介してゲート
電極ｄと完全に重なるように形成されている。但し、該
負荷抵抗膜ｆの一端はゲート電極ｄの一端とコンタクト
せしめられている。勿論、負荷抵抗膜ｆの他端とそれに
重なるゲート電極ｄの他端とは眉間絶縁膜ｇによって絶
縁されている。
、Ｃはｎ型半導体領域で、ｎチャンネルＭＯＳ）ラジス
タのソースあるいはドレインを成す。ｄはアクエティブ
エリア、ｅは該ｎチャンネルＭＯＳトラジスタのゲート
電極で、第１層目の多結晶シリコンＪ（ＩＰｏｌｙ）か
らなる、ｆは第２層目の多結晶シリコン眉（２Ｐｏｌｙ
）からなる負荷抵抗膜で、層間絶縁膜ｇを介してゲート
電極ｄと完全に重なるように形成されている。但し、該
負荷抵抗膜ｆの一端はゲート電極ｄの一端とコンタクト
せしめられている。勿論、負荷抵抗膜ｆの他端とそれに
重なるゲート電極ｄの他端とは眉間絶縁膜ｇによって絶
縁されている。
ｈは第１層目のアルミニウム膜である。
このような半導体装置によれば、ＳＲＡＭを構成する場
合、１単位セルに１メモリセルをＭＯＳ）ラジスタの無
駄なく構成することができる（フル０ＭＯ５型の場合ｐ
チャンネルＭＯＳトラジスタが２個ずつ無駄になった）
と共に、ＳＲＡＭのメモリセルな成すフリップフロップ
の負荷手段である負荷抵抗膜が駆動トランジスタのゲー
ト電極と重なるので負荷手段が独立して自己のみの場所
を占有するということがなくなる。
合、１単位セルに１メモリセルをＭＯＳ）ラジスタの無
駄なく構成することができる（フル０ＭＯ５型の場合ｐ
チャンネルＭＯＳトラジスタが２個ずつ無駄になった）
と共に、ＳＲＡＭのメモリセルな成すフリップフロップ
の負荷手段である負荷抵抗膜が駆動トランジスタのゲー
ト電極と重なるので負荷手段が独立して自己のみの場所
を占有するということがなくなる。
従って、ＣＭＯＳゲートアレイを著しく高集積化するこ
とができる。その点で優れているといえる。
とができる。その点で優れているといえる。
（Ｄ、発明が解決しようとする問題点）ところが、特願
平２−３０９１８により提案した技術には、第２導電型
チヤンネルのゲート電極（例えば第１層目の多結晶シリ
コン膜から構成される）と、負荷抵抗膜（例えば第２層
目の多結晶シリコン膜から構成される）とを完全に重ね
たが故にゲート電極と、負荷抵抗膜よりも上層のアルミ
ニウム配線膜とのコンタクトをとるための工程が多（な
るという問題があった。
平２−３０９１８により提案した技術には、第２導電型
チヤンネルのゲート電極（例えば第１層目の多結晶シリ
コン膜から構成される）と、負荷抵抗膜（例えば第２層
目の多結晶シリコン膜から構成される）とを完全に重ね
たが故にゲート電極と、負荷抵抗膜よりも上層のアルミ
ニウム配線膜とのコンタクトをとるための工程が多（な
るという問題があった。
というのは、第２導電型ＭＯＳトランジスタのゲート電
極を負荷抵抗膜よりも上層のＶｄｄコンタクト用アルア
ルミニウム配線膜コンタクトさせなければならないから
である。また、単位セルを必ずしもＳＲＡＭのメモリセ
ルの構成に用いず、ロ０シック回路の構成に用いる場合
も少なくなく、その場合には高抵抗の負荷抵抗Ｍｆは不
要であるばかりでなく、その下側のゲート電極ｅと、負
荷抵抗膜ｆよりも上層となるアルミニウム配線膜（ＩＡ
Ｊ）ｈとの間の必要なコンタクトを妨げる存在となって
しまうのである。勿論、必要なコンタクトは必ずとらな
ければならないので、コンタクトの妨げになる負荷抵抗
膜ｆを除去することになるが、コンタクトをとるための
工程が多くなってしまうのである。
極を負荷抵抗膜よりも上層のＶｄｄコンタクト用アルア
ルミニウム配線膜コンタクトさせなければならないから
である。また、単位セルを必ずしもＳＲＡＭのメモリセ
ルの構成に用いず、ロ０シック回路の構成に用いる場合
も少なくなく、その場合には高抵抗の負荷抵抗Ｍｆは不
要であるばかりでなく、その下側のゲート電極ｅと、負
荷抵抗膜ｆよりも上層となるアルミニウム配線膜（ＩＡ
Ｊ）ｈとの間の必要なコンタクトを妨げる存在となって
しまうのである。勿論、必要なコンタクトは必ずとらな
ければならないので、コンタクトの妨げになる負荷抵抗
膜ｆを除去することになるが、コンタクトをとるための
工程が多くなってしまうのである。
具体的にはこのコンタクトは、第１層目のアルミニウム
膜りの形成前に表面を覆っている眉間絶縁膜ｉのゲート
電極のコンクタト部にコンタクトホールを形成し、その
後、該コンタクトホールに露出する負荷抵抗膜ｆを除去
し、しかる後層間絶縁膜にその他のコンタクトホールを
エツチングにより形成し、アルミニウム配線膜を形成す
ることによってとることができる。
膜りの形成前に表面を覆っている眉間絶縁膜ｉのゲート
電極のコンクタト部にコンタクトホールを形成し、その
後、該コンタクトホールに露出する負荷抵抗膜ｆを除去
し、しかる後層間絶縁膜にその他のコンタクトホールを
エツチングにより形成し、アルミニウム配線膜を形成す
ることによってとることができる。
これは、製造コストの増大の原因となるだけでなく、ユ
ーザーの回路設計終了後それに応じてＩＣを完成させる
のに必要な期間を長くする要因となるので好ましくない
。
ーザーの回路設計終了後それに応じてＩＣを完成させる
のに必要な期間を長くする要因となるので好ましくない
。
本発明はこのような問題点を解決すべく為されたもので
あり、第２導電型チャンネルＭＯＳ）ラジスタのゲート
電極のコンタクトを簡単にとること力Ｓできるようにす
ることを目的とする。
あり、第２導電型チャンネルＭＯＳ）ラジスタのゲート
電極のコンタクトを簡単にとること力Ｓできるようにす
ることを目的とする。
（Ｅ、問題点を解決するための手段）
本発明ＣＭＯＳゲートアレイは上記問題点を解決するた
め、ゲート電極をその一部が負荷抵抗膜から食み出すよ
うに形成することを特徴とする。
め、ゲート電極をその一部が負荷抵抗膜から食み出すよ
うに形成することを特徴とする。
（Ｆ、作用）
本発明ＣＭＯＳゲートアレイによれば、ゲート電極の負
荷抵抗膜から食み出した部分にコンタクトホールを形成
し該コンタクトホールを通して例えば第１層アルミニウ
ム配線膜等上層の配線と該ゲート電極とのコンタクトを
とることができる。
荷抵抗膜から食み出した部分にコンタクトホールを形成
し該コンタクトホールを通して例えば第１層アルミニウ
ム配線膜等上層の配線と該ゲート電極とのコンタクトを
とることができる。
従って、負荷抵抗膜に妨げられることなくゲート電極と
上層配線とのコンタクトをとることができ、コンタクト
をとるための工程が徒ずらに多くなることを回避できる
。
上層配線とのコンタクトをとることができ、コンタクト
をとるための工程が徒ずらに多くなることを回避できる
。
（Ｇ、実施例）［第１図、第２図］
以下、本発明ＣＭＯＳゲートアレイを図示実施例に従っ
て詳細に説明する。
て詳細に説明する。
第１図及び第２図は本発明ＣＭＯＳゲートアレイの一つ
の実施例を説明するためのもので、第１図はＣＭＯＳゲ
ートアレイの少な（とも一部をＳＲＡＭのメモリセルア
レイとした場合におけるそのメモリセルアレイ部分を示
す平面図、第２図（Ａ）乃至（Ｅａ）、（Ｅｂ）は第２
導電型チヤンネル（ｎチャンネル）ＭＯＳトラジスタの
ゲート電極、負荷抵抗膜及び上層配線の形成方法を工程
順に示す断面図である。
の実施例を説明するためのもので、第１図はＣＭＯＳゲ
ートアレイの少な（とも一部をＳＲＡＭのメモリセルア
レイとした場合におけるそのメモリセルアレイ部分を示
す平面図、第２図（Ａ）乃至（Ｅａ）、（Ｅｂ）は第２
導電型チヤンネル（ｎチャンネル）ＭＯＳトラジスタの
ゲート電極、負荷抵抗膜及び上層配線の形成方法を工程
順に示す断面図である。
図面において、１．１、・・・はＰｃｈ （第１導電型
チヤンネル）ＭＯＳ）ラジスタのアクティブエリア、２
．２、・・・はＮｃｈ （第２導電型チヤンネル）ＭＯ
Ｓトラジスタのアクティブエリア、３はＮ型ウェルのコ
ンタクトがとられる基板コンタクト領域、４はｐ型ウェ
ルのコンタクトがとられるコンタクト領域、５．５、・
・・はＰｃｈＭＯＳトラジスタのゲート電極で、第１層
目の多結晶シリコン層（ＩＰｏｌｙ）からなり、第１図
において右に行くに従って下方に行く斜めのハツチング
が施されている。６．６、・・・はＮｃｈＭＯＳトラジ
スタのゲート電極で、第１層目の多結晶シリコン層＜ｌ
Ｐｏ１ｙ）からなり、第１図において右に行くに従って
下方に行く斜めのハツチングが施されている。６ａ、６
ａ、・・・はゲート電極６．６、・・・の一部で、ゲー
ト電極６．６、・・・の上側に眉間絶縁膜を介して重な
るように形成された高抵抗の負荷抵抗膜７．７、・・・
から上側から見て食み出すように形成されている。
チヤンネル）ＭＯＳ）ラジスタのアクティブエリア、２
．２、・・・はＮｃｈ （第２導電型チヤンネル）ＭＯ
Ｓトラジスタのアクティブエリア、３はＮ型ウェルのコ
ンタクトがとられる基板コンタクト領域、４はｐ型ウェ
ルのコンタクトがとられるコンタクト領域、５．５、・
・・はＰｃｈＭＯＳトラジスタのゲート電極で、第１層
目の多結晶シリコン層（ＩＰｏｌｙ）からなり、第１図
において右に行くに従って下方に行く斜めのハツチング
が施されている。６．６、・・・はＮｃｈＭＯＳトラジ
スタのゲート電極で、第１層目の多結晶シリコン層＜ｌ
Ｐｏ１ｙ）からなり、第１図において右に行くに従って
下方に行く斜めのハツチングが施されている。６ａ、６
ａ、・・・はゲート電極６．６、・・・の一部で、ゲー
ト電極６．６、・・・の上側に眉間絶縁膜を介して重な
るように形成された高抵抗の負荷抵抗膜７．７、・・・
から上側から見て食み出すように形成されている。
負荷抵抗膜７．７、・・・は第２層目の多結晶シリコン
眉からなり、ゲート電極６．６、・・・の上側に眉間絶
縁膜８（第２図参照）を介して略完全に重なるように形
成されている。但し、上側から見てゲート電極６．６、
・・・の一部６ａ、６ａ、・・・が食み出すように形成
されていることは上述したとおりである。該負荷抵抗膜
７．７、・・・は第１図においては右に行くに従って上
方に行く斜めのハツチングが施されている。従って、負
荷抵抗膜７とゲート電極６の重なった部分は向きの異な
る二種のハツチングが重なって施されていることになる
。
眉からなり、ゲート電極６．６、・・・の上側に眉間絶
縁膜８（第２図参照）を介して略完全に重なるように形
成されている。但し、上側から見てゲート電極６．６、
・・・の一部６ａ、６ａ、・・・が食み出すように形成
されていることは上述したとおりである。該負荷抵抗膜
７．７、・・・は第１図においては右に行くに従って上
方に行く斜めのハツチングが施されている。従って、負
荷抵抗膜７とゲート電極６の重なった部分は向きの異な
る二種のハツチングが重なって施されていることになる
。
９．９、・・・は第１層目のアルミニウムからなる配線
層（ＩＰｏｌｙ）で、ビットライン。
層（ＩＰｏｌｙ）で、ビットライン。
Ｖｓｓライン、Ｖｄｄライン等を成しており、第１図で
は梨地模様にした。１０．１０、・・・は第２層目のア
ルミニウムからなる配線１１１（２Ｐｏｌｙ）であり、
ワードライン等を成している。
は梨地模様にした。１０．１０、・・・は第２層目のア
ルミニウムからなる配線１１１（２Ｐｏｌｙ）であり、
ワードライン等を成している。
このＣＭＯＳゲートアレイは、ＳＲＡＭのメモリセルア
レイとする部分においては、単位セルの一対のＰチャン
ネルＭＯＳトラジスタが転送用のＭＯＳ）ラジスタとし
て用いられ、ＳＲＡＭセルを成すフリップフロップの一
対のＮチャンネルＭＯＳ！−ラジスタが駆動トランジス
タとして用いられ、そして、負荷抵抗膜７．７がフリッ
プフロップの負荷手段として用いられる。
レイとする部分においては、単位セルの一対のＰチャン
ネルＭＯＳトラジスタが転送用のＭＯＳ）ラジスタとし
て用いられ、ＳＲＡＭセルを成すフリップフロップの一
対のＮチャンネルＭＯＳ！−ラジスタが駆動トランジス
タとして用いられ、そして、負荷抵抗膜７．７がフリッ
プフロップの負荷手段として用いられる。
次に、第２図（Ａ）乃至（Ｅａ）、（Ｅｂ）に従ってＮ
チャンネルＭＯＳトラジスタのゲート電極、負荷抵抗膜
及び第１層アルミニウム配線層の形成方法を説明する。
チャンネルＭＯＳトラジスタのゲート電極、負荷抵抗膜
及び第１層アルミニウム配線層の形成方法を説明する。
（Ａ）同図（Ａ）に示すように半導体基板表面にＭＯＳ
）ラジスクのゲート電極となる第１層目の多結晶シリコ
ン層６を形成する。１１は選択酸化膜である。
）ラジスクのゲート電極となる第１層目の多結晶シリコ
ン層６を形成する。１１は選択酸化膜である。
（Ｂ）次に、上記多結晶シリコン層６をフォトエツチン
グによりパターニングし、不純物を半導体基板表面部に
ドープしてソースあるいはドレインを成す半導体領域２
を形成し、しかる後、表面上に層間絶縁膜８を例えばＣ
ＶＤにより形成する。第２図（Ｂ）は層間絶縁膜８形成
後の状態を示す。
グによりパターニングし、不純物を半導体基板表面部に
ドープしてソースあるいはドレインを成す半導体領域２
を形成し、しかる後、表面上に層間絶縁膜８を例えばＣ
ＶＤにより形成する。第２図（Ｂ）は層間絶縁膜８形成
後の状態を示す。
尚、６ａはゲート電極６のこれより後で形成される負荷
抵抗膜７から上より見て食み出すコンタクト部分である
。
抵抗膜７から上より見て食み出すコンタクト部分である
。
（Ｃ）次に、層間絶縁膜８を選択的にエツチングするこ
とによりコンタクトホール１２を形成した後、高抵抗の
負荷抵抗膜７をＣＶＤにより形成する。第２図（Ｃ）は
負荷抵抗膜７形成後の状態を示す。
とによりコンタクトホール１２を形成した後、高抵抗の
負荷抵抗膜７をＣＶＤにより形成する。第２図（Ｃ）は
負荷抵抗膜７形成後の状態を示す。
（Ｄ）その後、負荷抵抗膜７をフォトエツチングするこ
とによりパターニングし、しかる後層間絶縁膜１２を全
面的に形成する。第２図（Ｄ）は眉間絶縁膜１２形成後
の状態を示す。
とによりパターニングし、しかる後層間絶縁膜１２を全
面的に形成する。第２図（Ｄ）は眉間絶縁膜１２形成後
の状態を示す。
そして、ＣＭＯＳゲートアレイはこの第２図（Ｄ）に示
す状態でマスターとして保管されるのである。
す状態でマスターとして保管されるのである。
（Ｅａ、Ｅｂ）ユーザーの要求に従った回路設計が終る
と、それに基づいて１間絶縁膜１２にコンタクトホール
１３を形成する。ところで、負荷抵抗膜７を用いる場合
には、第２図（Ｅａ）に示すように、負荷抵抗膜７のゲ
ート電極６とコンタクトホール１３を介してコンタクト
せしめられた側の反対側の端部上にコンタクトホール１
３ａを形成して負荷抵抗膜７表面を露出させる。
と、それに基づいて１間絶縁膜１２にコンタクトホール
１３を形成する。ところで、負荷抵抗膜７を用いる場合
には、第２図（Ｅａ）に示すように、負荷抵抗膜７のゲ
ート電極６とコンタクトホール１３を介してコンタクト
せしめられた側の反対側の端部上にコンタクトホール１
３ａを形成して負荷抵抗膜７表面を露出させる。
また、負荷抵抗膜７を遊ばせ、ゲート電極６の負荷抵抗
膜７から食み出た部分６ａにコンタクトをとる場合には
、第２図（Ｅｂ）に示すように該部分６ａ上にコンタク
トホール１３ｂを形成して該部分６ａを露出させる。
膜７から食み出た部分６ａにコンタクトをとる場合には
、第２図（Ｅｂ）に示すように該部分６ａ上にコンタク
トホール１３ｂを形成して該部分６ａを露出させる。
その後、第１層目のアルミニウム配線層を形成する。
このようにすると、マスターとして保管されていたＣＭ
ＯＳゲートアレイに対して、第１層目のアルミニウム配
線Ｎ９と第１層目の多結晶シリコンからなるＮチャンネ
ルＭＯＳトラジスタのゲート電極６（のコンタクト領域
６ａ）とのコンタクト、第１層目のアルミニウム配線層
９と、第２層目の多結晶シリコンからなる負荷抵抗膜７
とのコンタクト、そして、ゲート電極６と負荷抵抗膜７
と第１層目のアルミニウム配線とのコンタクトという三
種類のコンタクトをとるためのコンタクトホール１３．
１３ｂ、１３ａの形成を１回のレジストパターニング及
びエツチングにより行うことができる。即ち、第３図に
示した背景技術の場合におけるようなＶｄｄコンタクト
ホールのみを形成するためのレジストパターニング及び
エツチングと、層間絶縁膜を貫通するエツチングを余分
に必要とするという問題はない。
ＯＳゲートアレイに対して、第１層目のアルミニウム配
線Ｎ９と第１層目の多結晶シリコンからなるＮチャンネ
ルＭＯＳトラジスタのゲート電極６（のコンタクト領域
６ａ）とのコンタクト、第１層目のアルミニウム配線層
９と、第２層目の多結晶シリコンからなる負荷抵抗膜７
とのコンタクト、そして、ゲート電極６と負荷抵抗膜７
と第１層目のアルミニウム配線とのコンタクトという三
種類のコンタクトをとるためのコンタクトホール１３．
１３ｂ、１３ａの形成を１回のレジストパターニング及
びエツチングにより行うことができる。即ち、第３図に
示した背景技術の場合におけるようなＶｄｄコンタクト
ホールのみを形成するためのレジストパターニング及び
エツチングと、層間絶縁膜を貫通するエツチングを余分
に必要とするという問題はない。
（Ｈ１発明の効果）
以上に述べたように、本発明ＣＭＯＳゲートアレイは、
一対の第１導電型チャンネルＭｏｓトラジスタと、一対
の第２導電型チャンネルＭＯＳトラジスタと、該第２導
電型チヤンネルＭＯＳ）うジスタのゲート電極の上方に
眉間絶縁膜を介して略重なるように形成され、一端にて
該ゲート電極と接続された一対の負荷抵抗膜と、により
単位セルが構成されたＣＭＯＳゲートアレイであって、
上記ゲート電極の一部が負荷抵抗膜から食み出すように
形成されてなることを特徴とするものである。
一対の第１導電型チャンネルＭｏｓトラジスタと、一対
の第２導電型チャンネルＭＯＳトラジスタと、該第２導
電型チヤンネルＭＯＳ）うジスタのゲート電極の上方に
眉間絶縁膜を介して略重なるように形成され、一端にて
該ゲート電極と接続された一対の負荷抵抗膜と、により
単位セルが構成されたＣＭＯＳゲートアレイであって、
上記ゲート電極の一部が負荷抵抗膜から食み出すように
形成されてなることを特徴とするものである。
従って、本発明ＣＭＯＳゲートアレイによれば、ゲート
電極の負荷抵抗膜から食み出した部分にコンタクトホー
ルを形成して例えば第１眉アルミニウム配線膜等上層の
配線と該ゲート電極とのコンタクトをとることができる
。従って、負荷抵抗膜に妨げられることなくゲート電極
と上層配線とのコンタクトをとることができ、コンタク
トをとるための工程が徒ずらに多くなるという虞れがな
くなる。
電極の負荷抵抗膜から食み出した部分にコンタクトホー
ルを形成して例えば第１眉アルミニウム配線膜等上層の
配線と該ゲート電極とのコンタクトをとることができる
。従って、負荷抵抗膜に妨げられることなくゲート電極
と上層配線とのコンタクトをとることができ、コンタク
トをとるための工程が徒ずらに多くなるという虞れがな
くなる。
はメモリセルアレイを形成した場合の平面図、第２図（
Ａ）乃至（Ｅａ）、（Ｅｂ）は第２導電型チャンネルＭ
ＯＳトランジスタのゲート電極、負荷抵抗膜及びコンタ
クト部の形成方法を工程順に示す断面図、第３図（Ａ）
、（Ｂ）は背景技術を示すもので、同図（Ａ）は平面図
、同図（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う断面図であ
る。
Ａ）乃至（Ｅａ）、（Ｅｂ）は第２導電型チャンネルＭ
ＯＳトランジスタのゲート電極、負荷抵抗膜及びコンタ
クト部の形成方法を工程順に示す断面図、第３図（Ａ）
、（Ｂ）は背景技術を示すもので、同図（Ａ）は平面図
、同図（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う断面図であ
る。
行帰の説明
６・・・第２導電型チャンネルＭＯＳトランジスタのゲ
ート電極、 ６ａ・・・ゲート電極６の食み出し部分、７・・・負荷
抵抗膜。
ート電極、 ６ａ・・・ゲート電極６の食み出し部分、７・・・負荷
抵抗膜。
第１図、第２図は本発明ＣＭＯＳゲートアレイの一つの
実施例を説明するためのもので、第１図―Ｂ 背景技術の断面図 第３図
実施例を説明するためのもので、第１図―Ｂ 背景技術の断面図 第３図
Claims (1)
- （１）一対の第１導電型チャンネルＭＯＳトラジスタと
、一対の第２導電型チャンネルＭＯＳトラジスタと、該
第２導電型チャンネルＭＯＳトラジスタのゲート電極の
上方に層間絶縁膜を介して略重なるように形成され一端
にて該ゲート電極と接続された一対の負荷抵抗膜と、に
より単位セルが構成されたＣＭＯＳゲートアレイであっ
て、上記ゲート電極の一部が上側から見て負荷抵抗膜か
ら食み出すように形成されてなる ことを特徴とするＣＭＯＳゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254618A JPH04133348A (ja) | 1990-09-25 | 1990-09-25 | Ｃｍｏｓゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254618A JPH04133348A (ja) | 1990-09-25 | 1990-09-25 | Ｃｍｏｓゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04133348A true JPH04133348A (ja) | 1992-05-07 |
Family
ID=17267538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2254618A Pending JPH04133348A (ja) | 1990-09-25 | 1990-09-25 | Ｃｍｏｓゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04133348A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6570231B1 (en) * | 1999-09-02 | 2003-05-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with varying width electrode |
-
1990
- 1990-09-25 JP JP2254618A patent/JPH04133348A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6570231B1 (en) * | 1999-09-02 | 2003-05-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with varying width electrode |
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