JPH04133468A - 半導体装置の入力保護回路 - Google Patents
半導体装置の入力保護回路Info
- Publication number
- JPH04133468A JPH04133468A JP25561690A JP25561690A JPH04133468A JP H04133468 A JPH04133468 A JP H04133468A JP 25561690 A JP25561690 A JP 25561690A JP 25561690 A JP25561690 A JP 25561690A JP H04133468 A JPH04133468 A JP H04133468A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- impurity diffusion
- well layer
- diffusion layer
- type impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000009792 diffusion process Methods 0.000 claims abstract description 35
- 239000012535 impurity Substances 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 229910052782 aluminium Inorganic materials 0.000 abstract description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 10
- 239000002784 hot electron Substances 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 53
- 238000002955 isolation Methods 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 230000002159 abnormal effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力端子に加わる静電気などの外部サージから
装置を保護するための半導体装置の入力保護回路に関す
る。
装置を保護するための半導体装置の入力保護回路に関す
る。
絶縁ゲート型電界効果集積回路（ＭＯ３ＩＣ）では、ゲ
ート絶縁膜として厚さ２０〜３０ｎｍと非常に薄い酸化
シリコン膜が使用されており外部より印加される静電気
やノイズなどにより容易に紳縁破壊するために入力保護
装置は不可欠なものとなっている。
ート絶縁膜として厚さ２０〜３０ｎｍと非常に薄い酸化
シリコン膜が使用されており外部より印加される静電気
やノイズなどにより容易に紳縁破壊するために入力保護
装置は不可欠なものとなっている。
第２図は、−船釣に使用されている半導体装置の入力保
護回路の回路図である。
護回路の回路図である。
この入力保護回路は抵抗Ｒ１，Ｒ２と、ゲートが入力端
子Ｐと抵抗Ｒ１の一端にトレインが抵抗Ｒ１の他端と抵
抗Ｒ２の一端にソースが接地されたトランジスタＱ１と
、ゲートとソースが接地にドレインが抵抗Ｒ２の他端と
内部回路であるトランジスタＱ３の入力ゲート接続され
たトランジスタＱ２により構成されている。
子Ｐと抵抗Ｒ１の一端にトレインが抵抗Ｒ１の他端と抵
抗Ｒ２の一端にソースが接地されたトランジスタＱ１と
、ゲートとソースが接地にドレインが抵抗Ｒ２の他端と
内部回路であるトランジスタＱ３の入力ゲート接続され
たトランジスタＱ２により構成されている。
入力端子Ｐは通常、ボンデインク用のフルミニラムバッ
ドに接続されている。またトランジスタＱ３は保護され
るべきトランジスタを表しており、そのゲート絶縁膜は
前述のように厚さ２０〜３０ｎｍの酸化シリコン膜が使
用されている。トランジスタＱ１はしきい値電圧が２０
’Ｖ程度のトランジスタで６００ｎｍ程度の厚いＭ化シ
リコン膜がゲート絶縁膜として用いられており、素子分
離のチャネルストップ領域と同時に形成される。
ドに接続されている。またトランジスタＱ３は保護され
るべきトランジスタを表しており、そのゲート絶縁膜は
前述のように厚さ２０〜３０ｎｍの酸化シリコン膜が使
用されている。トランジスタＱ１はしきい値電圧が２０
’Ｖ程度のトランジスタで６００ｎｍ程度の厚いＭ化シ
リコン膜がゲート絶縁膜として用いられており、素子分
離のチャネルストップ領域と同時に形成される。
トランジスタＱ２はソース・ドレイン間に２０Ｖ前後の
異常電圧が印加されると導通し、入力電圧をクランプす
る働きがある。トランジスタＱ２のゲート絶縁膜として
は、トランジスタＱ３と同様のものを用いることが普通
である。
異常電圧が印加されると導通し、入力電圧をクランプす
る働きがある。トランジスタＱ２のゲート絶縁膜として
は、トランジスタＱ３と同様のものを用いることが普通
である。
抵抗Ｒ１，Ｒ２は時定数を設けて入カバレス波形をなま
らせ、またトランジスタＱ１あるいはＱ２が導通状態に
なった際に電流を制限する目的があり、通常、単導体基
板と逆導電型の不純物拡散層あるいはリンなどの不純物
を含んだ多結晶シリコンで形成することが多い。
らせ、またトランジスタＱ１あるいはＱ２が導通状態に
なった際に電流を制限する目的があり、通常、単導体基
板と逆導電型の不純物拡散層あるいはリンなどの不純物
を含んだ多結晶シリコンで形成することが多い。
第３図は第２図の入力保護回路を半導体基板上に具体化
した場合の平面図で、抵抗素子Ｒ１，Ｒ２として不純物
拡散層を用いている。
した場合の平面図で、抵抗素子Ｒ１，Ｒ２として不純物
拡散層を用いている。
能動領域であるＮ＋型不純物拡散層１０３゜１０４Ａ、
１０４Ｂ、 リンを含む多結晶シリコン膜１０５．コ
ンタクト開口部１１３Ａ、１１３Ｂ。
１０４Ｂ、 リンを含む多結晶シリコン膜１０５．コ
ンタクト開口部１１３Ａ、１１３Ｂ。
１１３Ｃおよびポンディングパッド１０１とアルミニウ
ム配線層１１１．ボンディング用のパッドスルーホール
パターン１０２をそれぞれ示す。ポンディングパッド１
０１はアルミパターンで形成され、半導体チップ表面を
覆っている。パッシベーショ′ン膜（図示せず）の開口
部でパッケージのリード電極（図示せず）と接続できる
ようになっており、これが第２図の入力端子Ｐに相当す
る。
ム配線層１１１．ボンディング用のパッドスルーホール
パターン１０２をそれぞれ示す。ポンディングパッド１
０１はアルミパターンで形成され、半導体チップ表面を
覆っている。パッシベーショ′ン膜（図示せず）の開口
部でパッケージのリード電極（図示せず）と接続できる
ようになっており、これが第２図の入力端子Ｐに相当す
る。
そしてポンディングパッド１０１（入力端子Ｐ）は、コ
ンタクト開口部１０３Ａを通してＮ＋型不純物拡散層１
０３（第３図の抵抗Ｒ１に相当）と接続され、さらにこ
のＮ＋型不純物拡散層１０３（抵抗Ｒ１）を経てトラン
ジスタＱ１のドレイン領域に至る。またトランジスタＱ
１のソースを形成するＮ＋型不純物拡散層１０４Ａはコ
ンタクト開口部１１３Ｂを通して接地電位のアルミニウ
ム配線層１１１に接続され、さらに抵抗Ｒ２を形成する
Ｎ＋型不純物拡散層１０３の領域を経てトランジスタＱ
２のドレイン領域に至る。
ンタクト開口部１０３Ａを通してＮ＋型不純物拡散層１
０３（第３図の抵抗Ｒ１に相当）と接続され、さらにこ
のＮ＋型不純物拡散層１０３（抵抗Ｒ１）を経てトラン
ジスタＱ１のドレイン領域に至る。またトランジスタＱ
１のソースを形成するＮ＋型不純物拡散層１０４Ａはコ
ンタクト開口部１１３Ｂを通して接地電位のアルミニウ
ム配線層１１１に接続され、さらに抵抗Ｒ２を形成する
Ｎ＋型不純物拡散層１０３の領域を経てトランジスタＱ
２のドレイン領域に至る。
トランジスタＱ２では、接地電位に保たれた多結晶シリ
コン膜１０５によりゲート電極（図示せず）が形成され
、一方トランジスタＱ２のソースを形成するＮ＋型不純
物拡散層１０４Ｂの領域はコンタクト開口部１１３Ｃを
通して接地電位のアルミニウム配線層１１１に接続され
ている。
コン膜１０５によりゲート電極（図示せず）が形成され
、一方トランジスタＱ２のソースを形成するＮ＋型不純
物拡散層１０４Ｂの領域はコンタクト開口部１１３Ｃを
通して接地電位のアルミニウム配線層１１１に接続され
ている。
上述した従来の入力保護回路では、入力端子Ｐに異常電
圧が印加されるとまずはじめに入力端子Ｐに接続された
拡散層抵抗（Ｒ１）と半導体基板とのＰＮ接合ダイオー
ドでブレークダウンが起る。この時拡散層抵抗と素子分
離酸化膜との境界でのブレークダウンに困って素子分離
酸化膜へのホットエレクトロンの注入や、コンタクト開
口部１１３Ａにおいてアルミニウムスパイクが発生する
。また拡散層抵抗に大電流が流れると、電流密度が大き
くなり、上述の段部でのホットエレクトロンの注入がお
こり、通常動作時におけるリークの原因となる。
圧が印加されるとまずはじめに入力端子Ｐに接続された
拡散層抵抗（Ｒ１）と半導体基板とのＰＮ接合ダイオー
ドでブレークダウンが起る。この時拡散層抵抗と素子分
離酸化膜との境界でのブレークダウンに困って素子分離
酸化膜へのホットエレクトロンの注入や、コンタクト開
口部１１３Ａにおいてアルミニウムスパイクが発生する
。また拡散層抵抗に大電流が流れると、電流密度が大き
くなり、上述の段部でのホットエレクトロンの注入がお
こり、通常動作時におけるリークの原因となる。
次に、上述したＰＮ接合ダイオードと拡散層抵抗による
電圧クランプと電流制限が十分に働かない場合に、保護
トランジスタＱ１の動作時に素子分離酸化膜へのホット
エレクトロン注入が起こｑ、アツベニウムゲートと接地
電位の拡散層間の絶縁破壊が起り、漏れ電流の原因とな
る。
電圧クランプと電流制限が十分に働かない場合に、保護
トランジスタＱ１の動作時に素子分離酸化膜へのホット
エレクトロン注入が起こｑ、アツベニウムゲートと接地
電位の拡散層間の絶縁破壊が起り、漏れ電流の原因とな
る。
本発明は、第１導電型半導体基板に選択的に設けられた
第２導電型不純物拡散層からなりその一端を入力端子に
接続した抵抗素子を含む半導体装置の入力保護回路にお
いて、前記第２の導電型不純物拡散層の前記入力端子に
接続された部分は第２導電型の第１のウェル層に設けら
れ、前記第１のウェル層と所定距離に配置された第２導
電型の第２のウェル層と、前記第２のウェル層に基準電
位を供給する配線とを有するというものである。
第２導電型不純物拡散層からなりその一端を入力端子に
接続した抵抗素子を含む半導体装置の入力保護回路にお
いて、前記第２の導電型不純物拡散層の前記入力端子に
接続された部分は第２導電型の第１のウェル層に設けら
れ、前記第１のウェル層と所定距離に配置された第２導
電型の第２のウェル層と、前記第２のウェル層に基準電
位を供給する配線とを有するというものである。
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例を示す平面レイアウト
図、第１図（ｂ）は第１図（ａ）のＹ−Ｙ線相当部で切
断した半導体チップの断面図である。
図、第１図（ｂ）は第１図（ａ）のＹ−Ｙ線相当部で切
断した半導体チップの断面図である。
本実施例ではポンディングパッド１０１と拡散層抵抗の
Ｎ＋型不純物拡散層（深さは０２〜０．３μｍ２注入量
は約１００ｋｅＶで５ Ｘ １０ ”ｃｍ−２） １
０３とが、コンタクト開口部１０３Ａで接続されている
のは従来例と同様であるがコンタクト開口部１０３Ａ下
部のＮ＋型不純物拡散層１０３の一部を包含するように
Ｎ型の第１のウェル層ＩＡ＊（深さは約６．０ ｐ ｍ
、注入量は約１５０ｋｅＶで２Ｘ １０１３ｃｍ−２
）を形成し、この第１のウェル層ＩＡと平行隣接するよ
うにＮ型の第２のウェル層ＩＢを配置し、基準電位（基
板電位）を与えるアルミニウム配線層１０１′に接続さ
れている。加えて、第１のウェル層ＩＡをＮ＋型不純物
拡散層１０３方向に延ばし、徐々に細くしである。
Ｎ＋型不純物拡散層（深さは０２〜０．３μｍ２注入量
は約１００ｋｅＶで５ Ｘ １０ ”ｃｍ−２） １
０３とが、コンタクト開口部１０３Ａで接続されている
のは従来例と同様であるがコンタクト開口部１０３Ａ下
部のＮ＋型不純物拡散層１０３の一部を包含するように
Ｎ型の第１のウェル層ＩＡ＊（深さは約６．０ ｐ ｍ
、注入量は約１５０ｋｅＶで２Ｘ １０１３ｃｍ−２
）を形成し、この第１のウェル層ＩＡと平行隣接するよ
うにＮ型の第２のウェル層ＩＢを配置し、基準電位（基
板電位）を与えるアルミニウム配線層１０１′に接続さ
れている。加えて、第１のウェル層ＩＡをＮ＋型不純物
拡散層１０３方向に延ばし、徐々に細くしである。
コンタクト開口部１０３Ａ下部に第１のウェル層ＩＡを
形成することで異常電圧印加時に素子分離酸化膜段部で
のブレークダウンは起こらず素子分離酸化膜５へのホッ
トエレクトロン注入は防止される。またＮ＋型不純物拡
散層抵抗１０３方向に延ばし、徐々に細くしである第１
のウェル層ＩＡによって、Ｎ＋型不純物拡散層１０３（
抵抗素子）に流れる電流の電流密度をよりコンタクト開
口部に近いところで下げることができ、Ｎ＋型不純物拡
散層１０３を流れるホットキャリアが、素子分離酸化膜
へ注入されるのを防ぐことができる。
形成することで異常電圧印加時に素子分離酸化膜段部で
のブレークダウンは起こらず素子分離酸化膜５へのホッ
トエレクトロン注入は防止される。またＮ＋型不純物拡
散層抵抗１０３方向に延ばし、徐々に細くしである第１
のウェル層ＩＡによって、Ｎ＋型不純物拡散層１０３（
抵抗素子）に流れる電流の電流密度をよりコンタクト開
口部に近いところで下げることができ、Ｎ＋型不純物拡
散層１０３を流れるホットキャリアが、素子分離酸化膜
へ注入されるのを防ぐことができる。
第１のウェル層−Ｐ型半導体基板−第２のウェル層から
なるＮＰＮ型のパンチスルートランジスタにおいても、
異常電圧印加時のパンチスルー状態で発生するホットエ
レクトロンがウェル間において半導体基板内部を流れる
ためにホットエレクトロンの素子分離酸化膜５への注入
を防止できる。
なるＮＰＮ型のパンチスルートランジスタにおいても、
異常電圧印加時のパンチスルー状態で発生するホットエ
レクトロンがウェル間において半導体基板内部を流れる
ためにホットエレクトロンの素子分離酸化膜５への注入
を防止できる。
以上説明したように本発明は、入力端子に接続された不
純物拡散層からなる抵抗素子の一部を包含する第１のウ
ェル層と、基準電位に接続された第２の不純物拡散層を
包含する第２のウェル層を所定間隔離して平行に相対向
させたウェル型のパンチスルートランジスタを形成し、
第１のウェル層を不純物拡散層方向に延ばし、徐々に細
くすることで入力端子への異常電圧によって発生するホ
ットエレクトロンが不純物拡散層と素子分離酸化膜との
境界段差部で素子分離酸化膜中に注入されるのを防ぐこ
とができ、半導体装置の静電気による劣化防止を改善で
きる効果がある。
純物拡散層からなる抵抗素子の一部を包含する第１のウ
ェル層と、基準電位に接続された第２の不純物拡散層を
包含する第２のウェル層を所定間隔離して平行に相対向
させたウェル型のパンチスルートランジスタを形成し、
第１のウェル層を不純物拡散層方向に延ばし、徐々に細
くすることで入力端子への異常電圧によって発生するホ
ットエレクトロンが不純物拡散層と素子分離酸化膜との
境界段差部で素子分離酸化膜中に注入されるのを防ぐこ
とができ、半導体装置の静電気による劣化防止を改善で
きる効果がある。
【図面の簡単な説明】
第１図（ａ）は本発明の一実施例を示す平面レイ誓
アウト図、第含図（ｂ）は第１図（ａ）のＹ−Ｙ線相当
部で切断した半導体チップの断面図、第２図は従来例の
回路図、第３図は第２図に対応する半導体チップの平面
図を示している。 ＩＡ・・・・・・第１のウェル層、ＩＢ・・・・・・第
２のウェル層、３・・・・・・多結晶シリコン膜、４Ａ
、４Ｂ・・・・・・層間絶縁膜、５・・・・・素子分離
絶縁酸化膜、１０１・・・・・・ポンディングパッド、
１０１’・・・・アルミニウム配線層、１０２・・・・
・パッドスルーホール、１０３．１０３’、１０４Ａ、
１０４Ｂ・・・・Ｎ＋不純物拡散層、１０５・・・・・
リンを含む多結晶シリコン膜、１０３Ａ、１０３Ｂ、１
１３Ａ、１１３Ｂ。 １１３Ｃ・・・・・・アルミニウム配線層と不純物拡散
層とを接続するコンタクト、１０６・・・・・・多結晶
シリコン膜と接地電位金属とを接続するコンタクト、１
１１・・・・・・接地電位に接続されたアルミニウム配
線層、Ｐ・・・・・・入力端子（ポンディングパッド）
、Ｒ１，Ｒ２拡散層抵抗、Ｑｌ、Ｑ２．Ｑ３・・・ＭＯ
Ｓ）ランジスタ。 代理人 弁理士 内 原 晋 刑１ 図（Ｑ）
部で切断した半導体チップの断面図、第２図は従来例の
回路図、第３図は第２図に対応する半導体チップの平面
図を示している。 ＩＡ・・・・・・第１のウェル層、ＩＢ・・・・・・第
２のウェル層、３・・・・・・多結晶シリコン膜、４Ａ
、４Ｂ・・・・・・層間絶縁膜、５・・・・・素子分離
絶縁酸化膜、１０１・・・・・・ポンディングパッド、
１０１’・・・・アルミニウム配線層、１０２・・・・
・パッドスルーホール、１０３．１０３’、１０４Ａ、
１０４Ｂ・・・・Ｎ＋不純物拡散層、１０５・・・・・
リンを含む多結晶シリコン膜、１０３Ａ、１０３Ｂ、１
１３Ａ、１１３Ｂ。 １１３Ｃ・・・・・・アルミニウム配線層と不純物拡散
層とを接続するコンタクト、１０６・・・・・・多結晶
シリコン膜と接地電位金属とを接続するコンタクト、１
１１・・・・・・接地電位に接続されたアルミニウム配
線層、Ｐ・・・・・・入力端子（ポンディングパッド）
、Ｒ１，Ｒ２拡散層抵抗、Ｑｌ、Ｑ２．Ｑ３・・・ＭＯ
Ｓ）ランジスタ。 代理人 弁理士 内 原 晋 刑１ 図（Ｑ）
Claims (1)
- 第１導電型半導体基板に選択的に設けられた第２導電型
不純物拡散層からなりその一端を入力端子に接続した抵
抗素子を含む半導体装置の入力保護回路において、前記
第２導電型不純物拡散層の前記入力端子に接続された部
分は第２導電型の第１のウェル層に設けられ、前記第１
のウェル層と所定距離に配置された第２導電型の第２の
ウェル層と、前記第２のウェル層に基準電位を供給する
配線層とを有することを特徴とする半導体装置の入力保
護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25561690A JPH04133468A (ja) | 1990-09-26 | 1990-09-26 | 半導体装置の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25561690A JPH04133468A (ja) | 1990-09-26 | 1990-09-26 | 半導体装置の入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04133468A true JPH04133468A (ja) | 1992-05-07 |
Family
ID=17281223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25561690A Pending JPH04133468A (ja) | 1990-09-26 | 1990-09-26 | 半導体装置の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04133468A (ja) |
-
1990
- 1990-09-26 JP JP25561690A patent/JPH04133468A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1242532A (en) | Input protection arrangement for vlsi intergrated circuit devices | |
| US20020130366A1 (en) | ESD protection circuit for a semiconductor integrated circuit | |
| CN112713124B (zh) | 半导体装置 | |
| KR100311578B1 (ko) | 반도체장치 | |
| JP2626229B2 (ja) | 半導体入力保護装置 | |
| WO1986006213A1 (en) | Electrostatic discharge input protection network | |
| JPH03224263A (ja) | Ｃｍｏｓ集積回路の静電放電保護構造 | |
| JPH01140757A (ja) | 半導体入力保護装置 | |
| US5705841A (en) | Electrostatic discharge protection device for integrated circuits and its method for fabrication | |
| US4520382A (en) | Semiconductor integrated circuit with inversion preventing electrode | |
| JPH05505060A (ja) | 低トリガ電圧ｓｃｒ保護装置及び構造 | |
| EP0202646B1 (en) | Input protection device | |
| JP2801665B2 (ja) | 入力保護回路装置 | |
| JP4479041B2 (ja) | 半導体装置及びその製造方法 | |
| JP2611639B2 (ja) | 半導体装置 | |
| JPH0821630B2 (ja) | 半導体装置 | |
| JP3425574B2 (ja) | 半導体集積回路の入出力保護装置 | |
| JPH0518466B2 (ja) | ||
| JP2821128B2 (ja) | 半導体入力保護装置 | |
| JPH0716006B2 (ja) | 半導体装置 | |
| JPS63301555A (ja) | 半導体装置 | |
| JP4006023B2 (ja) | 集積回路 | |
| JPH06188369A (ja) | 静電気破壊防止層を有する半導体回路 | |
| JP2776569B2 (ja) | 半導体装置 | |
| JP2551162B2 (ja) | 絶縁ゲート型半導体装置 |