JPH04134831A - Ｍｏｓ型半導体素子の製造方法 - Google Patents
Ｍｏｓ型半導体素子の製造方法Info
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- JPH04134831A JPH04134831A JP2255270A JP25527090A JPH04134831A JP H04134831 A JPH04134831 A JP H04134831A JP 2255270 A JP2255270 A JP 2255270A JP 25527090 A JP25527090 A JP 25527090A JP H04134831 A JPH04134831 A JP H04134831A
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- oxide film
- conductive film
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- film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0225—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate using an initial gate mask complementary to the prospective gate location, e.g. using dummy source and drain electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0217—Manufacture or treatment of FETs having insulated gates [IGFET] forming self-aligned punch-through stoppers or threshold implants under gate regions
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はＭＯＳ型半導体素子、特にゲート・ドレイン
オーバーランプ型のＭＯＳ型半導体素子の！！遣方法に
関するものである。
オーバーランプ型のＭＯＳ型半導体素子の！！遣方法に
関するものである。
（従来の技術）
第２図は、ＩＥＤＭ８７ Ｐ３８〜４１に開示される
従来のゲート・ドレインオーバーラツプ型のＭＯＳ型半
導体素子の製造方法を示す、この製造方法を説明すると
、まず第２図（ａ） ４こ示すように、Ｐ型シリコン基
板１上に１５０人程度と薄いゲート酸化膜２を形成する
。次にそのゲート酸化膜２を通して基板ｌの全面に、し
きい値コントロールまたはパンチスルーストップ るいはその両方を目的としてＰ型不純物を注入する．具
体的には、イオン注入装置により、イオン種１１８４．
注入量１． ２ Ｅ １２ｉｏｎｓ ／ ｃ４ 、打込
みエネルギー３０ＫｅＶの条件でボロンを注入する。そ
の後、ゲート酸化膜２上の全面に第１．第２のポリシリ
コン膜３．４を成長させる。この時、ポリシリコン膜３
，４間には自然酸化膜５を５〜ｌＯ人成長させる。この
後、ＣＶＤ法による酸化膜を全面に成長させた後、ホト
リソ・エツチングを行うことにより、ＣＶＤ酸化膜のパ
ターン６を第２のポリシリコン膜４上に形成する。
従来のゲート・ドレインオーバーラツプ型のＭＯＳ型半
導体素子の製造方法を示す、この製造方法を説明すると
、まず第２図（ａ） ４こ示すように、Ｐ型シリコン基
板１上に１５０人程度と薄いゲート酸化膜２を形成する
。次にそのゲート酸化膜２を通して基板ｌの全面に、し
きい値コントロールまたはパンチスルーストップ るいはその両方を目的としてＰ型不純物を注入する．具
体的には、イオン注入装置により、イオン種１１８４．
注入量１． ２ Ｅ １２ｉｏｎｓ ／ ｃ４ 、打込
みエネルギー３０ＫｅＶの条件でボロンを注入する。そ
の後、ゲート酸化膜２上の全面に第１．第２のポリシリ
コン膜３．４を成長させる。この時、ポリシリコン膜３
，４間には自然酸化膜５を５〜ｌＯ人成長させる。この
後、ＣＶＤ法による酸化膜を全面に成長させた後、ホト
リソ・エツチングを行うことにより、ＣＶＤ酸化膜のパ
ターン６を第２のポリシリコン膜４上に形成する。
次に、ＣＶＤ酸化膜のパターン６をマスクとして第２の
ポリシリコン膜４の等方性エツチングを第２図［有］）
に示すように行う。この時、自然酸化膜５をエツチング
のストッパーとしてエツチングを行う。この後、ＣＶＤ
酸化膜パターン６をマスクとして、イオン注入装置によ
り、イオン種ｆｆｌｐ＊注入量５ Ｅ １２ｉｏｎｓ
／ ｃｄ 、打込み工矛ルギー１３ＱＫｅＶの条件でリ
ンを基板１に注入することにより、該基板１内にｎ−拡
散層７を形成する。
ポリシリコン膜４の等方性エツチングを第２図［有］）
に示すように行う。この時、自然酸化膜５をエツチング
のストッパーとしてエツチングを行う。この後、ＣＶＤ
酸化膜パターン６をマスクとして、イオン注入装置によ
り、イオン種ｆｆｌｐ＊注入量５ Ｅ １２ｉｏｎｓ
／ ｃｄ 、打込み工矛ルギー１３ＱＫｅＶの条件でリ
ンを基板１に注入することにより、該基板１内にｎ−拡
散層７を形成する。
その後、再度ＣＶＤ法により酸化膜を全面に成長させ、
これを異方性エッチング法でエツチングすることにより
、第２図（ｃ） Ｌこ示すように、ＣＶＤ酸化膜パター
ン６および残存第２のポリシリコン膜４の側壁にサイド
ウオールスペーサー８を形成する．その後、このサイド
ウオールスペーサー８およびＣＶＤ酸化膜パターン６を
マスクとして第１のポリシリコン膜３をエツチングする
ことにより、ゲート電極３ａを形成する。
これを異方性エッチング法でエツチングすることにより
、第２図（ｃ） Ｌこ示すように、ＣＶＤ酸化膜パター
ン６および残存第２のポリシリコン膜４の側壁にサイド
ウオールスペーサー８を形成する．その後、このサイド
ウオールスペーサー８およびＣＶＤ酸化膜パターン６を
マスクとして第１のポリシリコン膜３をエツチングする
ことにより、ゲート電極３ａを形成する。
その後、ゲート電極３ａの側端を熱酸化により第２図（
切に示すように酸化膜９に変換した後、ＣＶＤ酸化膜パ
ターン６およびサイドウオールスペーサー８をマスクと
してイオン注入装置により、イオン種？ＳＡｓ＊．注入
量４ Ｅ １５ｉｏｎｓ ／ ｃｄ 、打込みエネルギ
ー４０ＫｅＶの条件でヒ素を基板１に注入することによ
り、該基板１内にｎ゛拡散層１０を形成する。
切に示すように酸化膜９に変換した後、ＣＶＤ酸化膜パ
ターン６およびサイドウオールスペーサー８をマスクと
してイオン注入装置により、イオン種？ＳＡｓ＊．注入
量４ Ｅ １５ｉｏｎｓ ／ ｃｄ 、打込みエネルギ
ー４０ＫｅＶの条件でヒ素を基板１に注入することによ
り、該基板１内にｎ゛拡散層１０を形成する。
以上でゲート・ドレインオーバーランプ型のＭＯＳ型半
導体素子（ＭＯＳ型トランジスタ）が完成する。
導体素子（ＭＯＳ型トランジスタ）が完成する。
（発明が解決しようとする課題）
しかるに、上記のような従来の製造方法では、しきい値
コントロール用またはパンチスルーストップ用、あるい
はその両方のためのＰ型不純物注入を基板１全面に対し
て行っているので、ソース・ドレインのｎ−拡散Ｎ１
（低濃度不純物拡散層）を形成する際に、前記Ｐ型不純
物の影響を取り除（ように、ｎ型不純物の注入量を増や
す必要があり、その結果、拡散層に欠陥が生じてリーク
電流が発生し易いという問題点があった。また、Ｐ型不
純物の注入が全面に行われて基板１全面が高濃度化して
いると、ソース・ドレイン拡散層（ｎ−拡散層７とｎ°
拡散層１０）と基板１間の接合容量が増大するので、素
子の動作スピードが遅くなるという問題点もあった。
コントロール用またはパンチスルーストップ用、あるい
はその両方のためのＰ型不純物注入を基板１全面に対し
て行っているので、ソース・ドレインのｎ−拡散Ｎ１
（低濃度不純物拡散層）を形成する際に、前記Ｐ型不純
物の影響を取り除（ように、ｎ型不純物の注入量を増や
す必要があり、その結果、拡散層に欠陥が生じてリーク
電流が発生し易いという問題点があった。また、Ｐ型不
純物の注入が全面に行われて基板１全面が高濃度化して
いると、ソース・ドレイン拡散層（ｎ−拡散層７とｎ°
拡散層１０）と基板１間の接合容量が増大するので、素
子の動作スピードが遅くなるという問題点もあった。
また、上記従来の製造方法は、第１と第２のポリシリコ
ンＷＩｊ！３． ４間に５〜１０人という非常に薄い
自然酸化Ｍ５を精度よく成長させるｄ・要があり、しか
もその自然酸化膜５をエツチングストッパーとして第２
のポリシリコン膜４のエツチングを行っていて、その際
、例えば第２のポリシリコン膜４が１０００人、自然酸
化膜５が１０人とすると、１００以上の高選択比が必要
となり、技術的に難しいという問題点があった。
ンＷＩｊ！３． ４間に５〜１０人という非常に薄い
自然酸化Ｍ５を精度よく成長させるｄ・要があり、しか
もその自然酸化膜５をエツチングストッパーとして第２
のポリシリコン膜４のエツチングを行っていて、その際
、例えば第２のポリシリコン膜４が１０００人、自然酸
化膜５が１０人とすると、１００以上の高選択比が必要
となり、技術的に難しいという問題点があった。
この発明は上記の点に鑑みなされたもので、上記従来の
問題点を一掃できるゲート・ドレインオーバーランプ型
のＭＯＳ型半導体素子の製造方法を提供することを目的
とする。
問題点を一掃できるゲート・ドレインオーバーランプ型
のＭＯＳ型半導体素子の製造方法を提供することを目的
とする。
（課題を解決するための手段）
この発明は、ゲート・ドレインオーバーラツプ型のＭＯ
Ｓ型半導体素子の製造方法において、しきい値コントロ
ール用またはパンチスルーストップ用、あるいはその両
方のための不純物注入は基板のチャネル領域のみに行う
ようにし、かつ自然酸化膜をエツチングストッパーとす
る導電性膜のエツチング工程なしに素子形成を可能とし
たものである．具体的には、次のような製造方法とする
。
Ｓ型半導体素子の製造方法において、しきい値コントロ
ール用またはパンチスルーストップ用、あるいはその両
方のための不純物注入は基板のチャネル領域のみに行う
ようにし、かつ自然酸化膜をエツチングストッパーとす
る導電性膜のエツチング工程なしに素子形成を可能とし
たものである．具体的には、次のような製造方法とする
。
まず、半導体基板上にゲート酸化膜、導電性膜、酸化膜
を順次形成し、酸化膜には、基板のチャフル領域に対応
して開口部を形成する。その開口部を通して基板のチャ
ネル領域に対して、しきい値コントロール用またはパン
チスルーストップ用、あるいはその両方のだめの不純物
注入を行う。その後、導電性膜の全面形成とエッチバッ
クにより、前記開口部内に導電性膜パターンを形成する
。その後、酸化膜を除去した後、導電性膜パターンをマ
スクとして基板に不純物を注入し、基板内にソース・ド
レインの低濃度不純物拡散層を形成する。
を順次形成し、酸化膜には、基板のチャフル領域に対応
して開口部を形成する。その開口部を通して基板のチャ
ネル領域に対して、しきい値コントロール用またはパン
チスルーストップ用、あるいはその両方のだめの不純物
注入を行う。その後、導電性膜の全面形成とエッチバッ
クにより、前記開口部内に導電性膜パターンを形成する
。その後、酸化膜を除去した後、導電性膜パターンをマ
スクとして基板に不純物を注入し、基板内にソース・ド
レインの低濃度不純物拡散層を形成する。
その後、前記導電性膜パターンの側壁に絶縁膜のサイド
ウオールスペーサーを形成する。そのサイドウオールス
ペーサーと前記導電性膜パターンをマスクとして基板上
の前記導電性膜をエッチングし、ゲート電極を形成する
。その後、前記サイドウオールスペーサーと前記導電性
膜パターンをマスクとして基板に不純物を注入し、基板
内にソース・ドレインの高濃度不純物拡散層を形成する
。
ウオールスペーサーを形成する。そのサイドウオールス
ペーサーと前記導電性膜パターンをマスクとして基板上
の前記導電性膜をエッチングし、ゲート電極を形成する
。その後、前記サイドウオールスペーサーと前記導電性
膜パターンをマスクとして基板に不純物を注入し、基板
内にソース・ドレインの高濃度不純物拡散層を形成する
。
（作 用）
上記この発明においては、しきい値コントロール用また
はパンチスルーストップ用、あるいはその両方のための
不純物注入が、基板のチャネル領域のみに選択的に行わ
れる。したがって、この不純物注入が後のソース・ドレ
インの低濃度不純物拡散層形成に影響を与えることはな
くなり、該拡散層形成のための不純物注入量を凍らすこ
とができる。また、上記不純物注入によってチャネル領
域のみを高濃度とすれば、ソース・ドレイン拡散層の大
部分は基板の低濃度部２接する構造となるので、ソース
・ドレイン拡散層−基板間接合容量は減少する。
はパンチスルーストップ用、あるいはその両方のための
不純物注入が、基板のチャネル領域のみに選択的に行わ
れる。したがって、この不純物注入が後のソース・ドレ
インの低濃度不純物拡散層形成に影響を与えることはな
くなり、該拡散層形成のための不純物注入量を凍らすこ
とができる。また、上記不純物注入によってチャネル領
域のみを高濃度とすれば、ソース・ドレイン拡散層の大
部分は基板の低濃度部２接する構造となるので、ソース
・ドレイン拡散層−基板間接合容量は減少する。
また、上記この発明では、導電性膜の全面形成とエッチ
バックにより酸化膜の開口部内に導電性膜パターンを埋
込み形成することで、従来の自然酸化膜をエツチングス
トッパーとするエツチング工程と同様に導電性膜の逆Ｔ
字型構造が例えば第１図（ｄ）、 （ｅ）で示すように
得られており、従来の自然酸化膜をエツチングストッパ
ーとする導電性膜のエツチング工程を使用することなし
にゲート・ドレインオーバーラツプ型の素子形成が可能
となる。
バックにより酸化膜の開口部内に導電性膜パターンを埋
込み形成することで、従来の自然酸化膜をエツチングス
トッパーとするエツチング工程と同様に導電性膜の逆Ｔ
字型構造が例えば第１図（ｄ）、 （ｅ）で示すように
得られており、従来の自然酸化膜をエツチングストッパ
ーとする導電性膜のエツチング工程を使用することなし
にゲート・ドレインオーバーラツプ型の素子形成が可能
となる。
（実施例）
以下この発明の一実施例を第１図を参照して説明する。
一実施例では、まず第１図（ａ）に示すように、Ｐ型シ
リコン基Ｆｊ、２１上に熱酸化などの手段を用いて１５
０人程成長ゲート酸化膜２２を形成する。
リコン基Ｆｊ、２１上に熱酸化などの手段を用いて１５
０人程成長ゲート酸化膜２２を形成する。
次に、そのゲート酸化［２２上にＬＰＣＶＤ法などによ
り５００人程成長第１のポリシリコン膜２３を成長させ
、さらにその上にＣＶＤ法によりシリコン酸化膜２４を
約３００ｏ人程度成長させる。
り５００人程成長第１のポリシリコン膜２３を成長させ
、さらにその上にＣＶＤ法によりシリコン酸化膜２４を
約３００ｏ人程度成長させる。
次に、そのシリコン酸化膜２４に、ホトリソ・エツチン
グ工程を用いて基板２１のチャネル領域に対応して開口
部２５を第１図（ｂ）に示すように形成する。そして、
その開口部２５を通して、しきい値コントロール用の、
またはパンチスルーストップ用の、あるいはその両方の
ための不純物イオン注入を基板２１のチャフル領域に対
して行う。
グ工程を用いて基板２１のチャネル領域に対応して開口
部２５を第１図（ｂ）に示すように形成する。そして、
その開口部２５を通して、しきい値コントロール用の、
またはパンチスルーストップ用の、あるいはその両方の
ための不純物イオン注入を基板２１のチャフル領域に対
して行う。
ここで、しきい値コントロール用としては、ボロンを例
えばイオン種＋ １７３ ＋、工フルギー５０ＸｅＶド
ーズ量１．２ Ｅ １２ｉｏｎｓ ／ ＣＩｌ＋の条件
でイオン打込みする。また、この時パンチスルーストッ
プ用のボロンのイオン注入が必要な場合には、例えばイ
オン種目Ｂ゛、エネルギー８０ＫｅＶ、 ドーズ量Ｉ
Ｅ １２ｆｏｎｓ ／ ａＡで注入を行う。このイオ
ン注入の結果、基板２１のチャ、ネル領域にはＰ型高濃
度領域２６が形成される。
えばイオン種＋ １７３ ＋、工フルギー５０ＸｅＶド
ーズ量１．２ Ｅ １２ｉｏｎｓ ／ ＣＩｌ＋の条件
でイオン打込みする。また、この時パンチスルーストッ
プ用のボロンのイオン注入が必要な場合には、例えばイ
オン種目Ｂ゛、エネルギー８０ＫｅＶ、 ドーズ量Ｉ
Ｅ １２ｆｏｎｓ ／ ａＡで注入を行う。このイオ
ン注入の結果、基板２１のチャ、ネル領域にはＰ型高濃
度領域２６が形成される。
次に、シリコン酸化ＩＩ！２４上の全面にＬＰＣＶＤ法
などにより第１図（ｃ）に示すように゛第２のポリシリ
コン膜２７を３５００人程度成長させ、該第２のポリシ
リコン膜２７で前記開口部２５を埋込む。
などにより第１図（ｃ）に示すように゛第２のポリシリ
コン膜２７を３５００人程度成長させ、該第２のポリシ
リコン膜２７で前記開口部２５を埋込む。
その後、第２のポリシリコン膜２７を、シリコン酸化膜
２４の表面が露出するまで全面エッチバックすることに
より、第２のポリシリコン膜２７を第１図（（支）に示
すようにポリシリコン膜パターン２７ａとして開口部２
５内にのみ残す。
２４の表面が露出するまで全面エッチバックすることに
より、第２のポリシリコン膜２７を第１図（（支）に示
すようにポリシリコン膜パターン２７ａとして開口部２
５内にのみ残す。
その後、沸酸水溶液などによりシリコン酸化膜２４を除
去した上で、ｐａｃｔユを拡散源として第１のポリシリ
コン膜２３およびポリシリコン膜パターン２７ａにリン
をドーピングし、導電性を持たせる。
去した上で、ｐａｃｔユを拡散源として第１のポリシリ
コン膜２３およびポリシリコン膜パターン２７ａにリン
をドーピングし、導電性を持たせる。
その後、ポリシリコン膜パターン２７ａをマスクとして
、リンをイオン種！ｌｐ＋、エネルギー８０ＫｅＶ
ドーズ量Ｉ Ｅ １３ｉｏｎｓ ／ ｃ−の条件でイ
オン注入装置を用いて基板２１に打込むことにより、該
基板２１内に第１図（ｅ）に示すようにソース・ドレイ
ンのｎ−拡散層２８を形成する。
、リンをイオン種！ｌｐ＋、エネルギー８０ＫｅＶ
ドーズ量Ｉ Ｅ １３ｉｏｎｓ ／ ｃ−の条件でイ
オン注入装置を用いて基板２１に打込むことにより、該
基板２１内に第１図（ｅ）に示すようにソース・ドレイ
ンのｎ−拡散層２８を形成する。
次に、ＣＶＤ法により全面にＰＳＧ膜を堆積させ、それ
を異方性エツチング法でエツチングすることにより、第
１図げ）に示すように、ポリシリコン膜パターン２７ａ
の側壁に幅０．１５ ｎ程度のサイドウオールスペーサ
ー２９を形成する。
を異方性エツチング法でエツチングすることにより、第
１図げ）に示すように、ポリシリコン膜パターン２７ａ
の側壁に幅０．１５ ｎ程度のサイドウオールスペーサ
ー２９を形成する。
そして、そのサイドウオールスペーサー２９とポリシリ
コン膜パターン２７ａをマスクとして第１のポリシリコ
ン膜２３をエツチングすることにより、第１図（粉に示
すようにゲート電極２３ａを形成する。この時、ポリシ
リコン膜パターン２７ａを若干エツチングされる。また
、残ったポリシリコン膜パターン２７ａはゲート電極の
一部となる。
コン膜パターン２７ａをマスクとして第１のポリシリコ
ン膜２３をエツチングすることにより、第１図（粉に示
すようにゲート電極２３ａを形成する。この時、ポリシ
リコン膜パターン２７ａを若干エツチングされる。また
、残ったポリシリコン膜パターン２７ａはゲート電極の
一部となる。
最後にサイドウオールスペーサー２９とポリシリコン膜
パターン２７ａをマスクとして、ヒ素をイオン種’Ｔ
Ｓ Ａ Ｓ ”、エネルギー４０ＫｅＶ、 ドーズ量
４ Ｅ １５ｉｏｎｓ ／ ｃ４の条件で基板２１にイ
オン注入することにより、該基板２１内に前記第１図（
（至）に示すようにソース・ドレインのｎ″″拡散層３
０を形成する。
パターン２７ａをマスクとして、ヒ素をイオン種’Ｔ
Ｓ Ａ Ｓ ”、エネルギー４０ＫｅＶ、 ドーズ量
４ Ｅ １５ｉｏｎｓ ／ ｃ４の条件で基板２１にイ
オン注入することにより、該基板２１内に前記第１図（
（至）に示すようにソース・ドレインのｎ″″拡散層３
０を形成する。
以上でこの発明の一実施例のゲート・ドレインオーバー
ラツプ型のＭＯＳ型半導体素子が完成する。
ラツプ型のＭＯＳ型半導体素子が完成する。
なお、上記一実施例はＮチャネル型のＭＯＳ型半導体素
子の場合であるが、基板と不純物の導電型を変えること
で全く同様にしてＰチャネル型のＭＯＳ型半導体素子も
製造できる。
子の場合であるが、基板と不純物の導電型を変えること
で全く同様にしてＰチャネル型のＭＯＳ型半導体素子も
製造できる。
（発明の効果）
以上詳細に説明したようにこの発明の製造方法によれば
、しきい値コントロール用またはパンチスルーストップ
用、あるいはその両方のための不純物注入を基板のチャ
茅ル領域のみに選択的に行うようにしたので、この不純
物注入が後のソースドレインの低濃度不純物拡散層形成
に影響を与えることがなくなり、該拡散層形成のための
不純物注入量を減らすことができる。その結果、拡散層
での欠陥発生、リーク電流の発生を防止できる。
、しきい値コントロール用またはパンチスルーストップ
用、あるいはその両方のための不純物注入を基板のチャ
茅ル領域のみに選択的に行うようにしたので、この不純
物注入が後のソースドレインの低濃度不純物拡散層形成
に影響を与えることがなくなり、該拡散層形成のための
不純物注入量を減らすことができる。その結果、拡散層
での欠陥発生、リーク電流の発生を防止できる。
また、上記不純物注入によってチャネル領域のみを高濃
度とすれば、ソース・ドレイン拡散層の大部分は基板の
低濃度部と接する構造となるので、ソース・ドレイン拡
散層−基板間接合容量を減らすことができ、素子の動作
スピードを上げることができる。
度とすれば、ソース・ドレイン拡散層の大部分は基板の
低濃度部と接する構造となるので、ソース・ドレイン拡
散層−基板間接合容量を減らすことができ、素子の動作
スピードを上げることができる。
また、この発明の製造方法によれば、導電性膜の全面形
成とエッチバックにより酸化膜の開口部内に導電性膜パ
ターンを埋込み形成することで、従来の自然酸化膜をエ
ツチングストッパーとするエツチング工程と同様の導電
性膜構造が得られており、従来の技術的に難しい工程を
不要にして、容易な信顧性の高い工程で歩留り良くゲー
ト・ドレインオーバーランプ型の素子形成が可能となる
。
成とエッチバックにより酸化膜の開口部内に導電性膜パ
ターンを埋込み形成することで、従来の自然酸化膜をエ
ツチングストッパーとするエツチング工程と同様の導電
性膜構造が得られており、従来の技術的に難しい工程を
不要にして、容易な信顧性の高い工程で歩留り良くゲー
ト・ドレインオーバーランプ型の素子形成が可能となる
。
第１図はこの発明のＭＯＳ型半導体素子の製造方法の一
実施例を示す工程断面図、第２図は従来の製造方法を示
す工程断面図である。 ２１・・・Ｐ型シリコン基板、２２・・・ゲート酸化膜
、２３・・・第１のポリシリコン膜、２３ａ・・・ゲー
ト電極、２４・・・シリコン酸化膜、２５・・・開口部
、２６・・・Ｐ型置濃度領域、２７・・・第２のポリシ
リコン膜、２７ａ・・・ポリシリコン膜パターン、２８
・・・ｎ−拡散層、２９・・・サイドウオールスペーサ
ー ３０・・・ｎ゛拡散層。 特許出願人 沖電気工業株式会社 代理人 弁理士 菊 池 弘本発明の 実施例 第 図 ２？σ 本発明の一実施例 第１図
実施例を示す工程断面図、第２図は従来の製造方法を示
す工程断面図である。 ２１・・・Ｐ型シリコン基板、２２・・・ゲート酸化膜
、２３・・・第１のポリシリコン膜、２３ａ・・・ゲー
ト電極、２４・・・シリコン酸化膜、２５・・・開口部
、２６・・・Ｐ型置濃度領域、２７・・・第２のポリシ
リコン膜、２７ａ・・・ポリシリコン膜パターン、２８
・・・ｎ−拡散層、２９・・・サイドウオールスペーサ
ー ３０・・・ｎ゛拡散層。 特許出願人 沖電気工業株式会社 代理人 弁理士 菊 池 弘本発明の 実施例 第 図 ２？σ 本発明の一実施例 第１図
Claims (1)
- 【特許請求の範囲】 半導体基板上にゲート酸化膜、導電性膜、酸化膜を順
次形成し、酸化膜には、基板のチャネル領域に対応して
開口部を形成する工程と、 その開口部を通して基板のチャネル領域に対して、しき
い値コントロール用またはパンチスルーストップ用、あ
るいはその両方のための不純物注入を行う工程と、 その後、導電性膜の全面形成とエッチバックにより、前
記開口部内に導電性膜パターンを形成する工程と、 その後、酸化膜を除去した後、導電性膜パターンをマス
クとして基板に不純物を注入し、基板内にソース・ドレ
インの低濃度不純物拡散層を形成する工程と、 その後、前記導電性膜パターンの側壁に絶縁膜のサイド
ウォールスペーサーを形成する工程と、そのサイドウォ
ールスペーサーと前記導電性膜パターンをマスクとして
基板上の前記導電性膜をエッチングし、ゲート電極を形
成する工程と、その後、前記サイドウォールスペーサー
と前記導電性膜パターンをマスクとして基板に不純物を
注入し、基板内にソース・ドレインの高濃度不純物拡散
層を形成する工程とを具備してなるゲート・ドレインオ
ーバーラップ型のＭＯＳ型半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2255270A JPH04134831A (ja) | 1990-09-27 | 1990-09-27 | Ｍｏｓ型半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2255270A JPH04134831A (ja) | 1990-09-27 | 1990-09-27 | Ｍｏｓ型半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04134831A true JPH04134831A (ja) | 1992-05-08 |
Family
ID=17276416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2255270A Pending JPH04134831A (ja) | 1990-09-27 | 1990-09-27 | Ｍｏｓ型半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04134831A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555248A (ja) * | 1991-08-26 | 1993-03-05 | Sharp Corp | 半導体装置の製造方法 |
| US5397718A (en) * | 1992-02-21 | 1995-03-14 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing thin film transistor |
| JP2008244052A (ja) * | 2007-03-27 | 2008-10-09 | Seiko Epson Corp | 電気光学装置の製造方法 |
| KR100890383B1 (ko) * | 2007-08-08 | 2009-03-25 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
-
1990
- 1990-09-27 JP JP2255270A patent/JPH04134831A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555248A (ja) * | 1991-08-26 | 1993-03-05 | Sharp Corp | 半導体装置の製造方法 |
| US5397718A (en) * | 1992-02-21 | 1995-03-14 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing thin film transistor |
| JP2008244052A (ja) * | 2007-03-27 | 2008-10-09 | Seiko Epson Corp | 電気光学装置の製造方法 |
| KR100890383B1 (ko) * | 2007-08-08 | 2009-03-25 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
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