JPH0770720B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0770720B2 JPH0770720B2 JP63165601A JP16560188A JPH0770720B2 JP H0770720 B2 JPH0770720 B2 JP H0770720B2 JP 63165601 A JP63165601 A JP 63165601A JP 16560188 A JP16560188 A JP 16560188A JP H0770720 B2 JPH0770720 B2 JP H0770720B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- region
- sidewall
- gate electrode
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置の製造方法に関し、特にライトリ
ー・ドープト・ドレイン（以下、LDDと称する）構造を
有するMOS電界効果型半導体装置の製造方法に関するも
のである。
ー・ドープト・ドレイン（以下、LDDと称する）構造を
有するMOS電界効果型半導体装置の製造方法に関するも
のである。
［従来の技術］ 第2A図〜第2D図は従来のこの種の半導体装置の製造方法
を主要な工程順に示す断面図である。
を主要な工程順に示す断面図である。
まず、第2A図を参照して、Ｐ型シリコン基板６の上にゲ
ート酸化膜２と、選択的に間隔を隔てて分離のためのLO
COS酸化膜１が形成される。ゲート酸化膜２の上にはゲ
ート電極３が形成される。
ート酸化膜２と、選択的に間隔を隔てて分離のためのLO
COS酸化膜１が形成される。ゲート酸化膜２の上にはゲ
ート電極３が形成される。
次に、第2B図を参照して、ゲート電極３をマスクとし
て、1013／cm2程度の低いドーズ量で砒素等のＮ型不純
物が矢印７で示される方向からイオン注入される。これ
によって、ゲート電極３の両側の領域にN-ソース領域４
およびN-ドレイン領域５が形成される。このときのN-領
域の不純物濃度は1018／cm3程度の低濃度である。
て、1013／cm2程度の低いドーズ量で砒素等のＮ型不純
物が矢印７で示される方向からイオン注入される。これ
によって、ゲート電極３の両側の領域にN-ソース領域４
およびN-ドレイン領域５が形成される。このときのN-領
域の不純物濃度は1018／cm3程度の低濃度である。
第2C図に示すように、化学的気相薄膜成長法等によって
酸化膜が堆積され、エッチング処理が施されることによ
って、ゲート電極３の側壁部のみにサイドウォール８が
形成される。
酸化膜が堆積され、エッチング処理が施されることによ
って、ゲート電極３の側壁部のみにサイドウォール８が
形成される。
さらに、第2D図を参照して、ゲート電極３およびサイド
ウォール８をマスクとして、1015／cm2程度の高いドー
ズ量で砒素等のＮ型不純物が矢印９で示される方向から
イオン注入される。このようにして、低濃度のN-ソース
領域４およびN-ドレイン領域５とともに、1020／cm3程
度の高い不純物濃度を有するN+ソース領域10およびN+ド
レイン領域11が形成されることによって、LDD構造を有
するMOS電界効果型トランジスタが形成される。
ウォール８をマスクとして、1015／cm2程度の高いドー
ズ量で砒素等のＮ型不純物が矢印９で示される方向から
イオン注入される。このようにして、低濃度のN-ソース
領域４およびN-ドレイン領域５とともに、1020／cm3程
度の高い不純物濃度を有するN+ソース領域10およびN+ド
レイン領域11が形成されることによって、LDD構造を有
するMOS電界効果型トランジスタが形成される。
［発明が解決しようとする課題］ 従来のLDD構造は以上のように形成されるので、ソース
領域側にもN-領域が形成される。そのため、ソース領域
側のN-領域が高抵抗を有する領域として作用し、電界効
果型トランジスタの電流値が低下するなどの問題点があ
った。
領域側にもN-領域が形成される。そのため、ソース領域
側のN-領域が高抵抗を有する領域として作用し、電界効
果型トランジスタの電流値が低下するなどの問題点があ
った。
また、この高抵抗として作用するソース領域側のN-領域
をなくすためには、第2C図に示される工程の後、ソース
領域側のみにさらにＮ型の不純物イオンを注入すること
によって、この問題点を解消することが考えられる。し
かしながら、このようにソース領域側のみに、さらにイ
オン注入を行なうことは専用のマスクを必要とし、マス
ク合わせの精度が問題となり、ゲート電極３およびサイ
ドウォール８によるセルフアライメントを利用すること
ができない等の問題点があった。
をなくすためには、第2C図に示される工程の後、ソース
領域側のみにさらにＮ型の不純物イオンを注入すること
によって、この問題点を解消することが考えられる。し
かしながら、このようにソース領域側のみに、さらにイ
オン注入を行なうことは専用のマスクを必要とし、マス
ク合わせの精度が問題となり、ゲート電極３およびサイ
ドウォール８によるセルフアライメントを利用すること
ができない等の問題点があった。
そこで、この発明は上記のような問題点を解消するため
になされたもので、LDD構造を保ちつつ、ソース領域側
の高抵抗として作用する領域をなくすとともに、電流駆
動能力の高い電界効果型トランジスタを構成することが
可能な半導体装置の製造方法を提供することを目的とす
る。
になされたもので、LDD構造を保ちつつ、ソース領域側
の高抵抗として作用する領域をなくすとともに、電流駆
動能力の高い電界効果型トランジスタを構成することが
可能な半導体装置の製造方法を提供することを目的とす
る。
［課題を解決するための手段］ この発明に従った半導体装置の製造方法は以下の工程を
備える。
備える。
（ａ）第１導電型の半導体基板の主表面の上に導電層を
形成する工程。
形成する工程。
（ｂ）化学的気相薄膜成長法によって導電層の側壁部に
側壁絶縁膜を形成する工程。
側壁絶縁膜を形成する工程。
（ｃ）導電層と側壁絶縁膜とをマスクとして用いて、第
２導電型の不純物を相対的に低いドーズ量で、半導体基
板の主表面に対して第１の方向に傾斜した鋭角をなす方
向から、半導体基板にイオン注入する工程。
２導電型の不純物を相対的に低いドーズ量で、半導体基
板の主表面に対して第１の方向に傾斜した鋭角をなす方
向から、半導体基板にイオン注入する工程。
（ｄ）導電層と側壁絶縁膜とをマスクとして用いて、第
２導電型の不純物を相対的に高いドーズ量で、半導体基
板の主表面に対して第１の方向と逆の第２の方向に傾斜
した鋭角をなす方向から、半導体基板にイオン注入する
工程。
２導電型の不純物を相対的に高いドーズ量で、半導体基
板の主表面に対して第１の方向と逆の第２の方向に傾斜
した鋭角をなす方向から、半導体基板にイオン注入する
工程。
［作用］ この発明においてイオン注入する工程は、互いに逆の方
向に傾斜した方向から、かつ異なるドーズ量で第２導電
型の不純物を半導体基板にイオン注入する２つの工程か
らなる。そのため、イオン注入のマスクとして用いられ
る導電層に対して非対称に第２導電型の半導体領域を半
導体基板内に形成することができる。
向に傾斜した方向から、かつ異なるドーズ量で第２導電
型の不純物を半導体基板にイオン注入する２つの工程か
らなる。そのため、イオン注入のマスクとして用いられ
る導電層に対して非対称に第２導電型の半導体領域を半
導体基板内に形成することができる。
また、この発明の製造方法においては、ゲート電極の側
壁部に側壁絶縁膜を形成した後で２回のイオン注入工程
が行なわれる。そのため、側壁絶縁膜を形成した後の半
導体基板（ウェハ）をイオン注入機の中に挿入して、そ
の注入機の内部で半導体基板を回転させるだけで２回の
イオン注入工程を行なうことができる。
壁部に側壁絶縁膜を形成した後で２回のイオン注入工程
が行なわれる。そのため、側壁絶縁膜を形成した後の半
導体基板（ウェハ）をイオン注入機の中に挿入して、そ
の注入機の内部で半導体基板を回転させるだけで２回の
イオン注入工程を行なうことができる。
［発明の実施例］ 以下、この発明の一実施例を図について説明する。第1A
図〜第1D図はこの発明に従った半導体装置の製造方法の
一実施例を工程順に示す断面図である。
図〜第1D図はこの発明に従った半導体装置の製造方法の
一実施例を工程順に示す断面図である。
まず、第1A図を参照して、Ｐ型シリコン基板６の上にゲ
ート酸化膜２と、選択的に間隔を隔てて分離のためのLO
COS酸化膜１が形成される。ゲート酸化膜２の上にはゲ
ート電極３が形成される。
ート酸化膜２と、選択的に間隔を隔てて分離のためのLO
COS酸化膜１が形成される。ゲート酸化膜２の上にはゲ
ート電極３が形成される。
次に、第1B図を参照して、化学的気相薄膜成長法等によ
って酸化膜が堆積され、異方性エッチング処理が施され
ることによって、ゲート電極３の側壁部のみにサイドウ
ォール８が形成される。
って酸化膜が堆積され、異方性エッチング処理が施され
ることによって、ゲート電極３の側壁部のみにサイドウ
ォール８が形成される。
第1C図に示すように、サイドウォール８がゲート電極３
の両側壁部に形成された後、ゲート電極３およびサイド
ウォール８をマスクとして、1013／cm2程度の低いドー
ズ量で砒素等のＮ型不純物がイオン注入される。この場
合、イオン注入の方向はドレイン領域となるべき領域か
らゲート電極３の方向に向かうような傾斜した方向、す
なわち、矢印17で示され、Ｐ型シリコン基板６の表面に
対して特定の方向に傾斜した鋭角をなす方向である。こ
れによって、1018／cm3程度の低い不純物濃度を有するN
-ソース領域４がゲート電極３から離れたＰ型シリコン
基板６の領域に形成され、N-ドレイン領域５はサイドウ
ォール８の下の領域に入り込むように形成される。
の両側壁部に形成された後、ゲート電極３およびサイド
ウォール８をマスクとして、1013／cm2程度の低いドー
ズ量で砒素等のＮ型不純物がイオン注入される。この場
合、イオン注入の方向はドレイン領域となるべき領域か
らゲート電極３の方向に向かうような傾斜した方向、す
なわち、矢印17で示され、Ｐ型シリコン基板６の表面に
対して特定の方向に傾斜した鋭角をなす方向である。こ
れによって、1018／cm3程度の低い不純物濃度を有するN
-ソース領域４がゲート電極３から離れたＰ型シリコン
基板６の領域に形成され、N-ドレイン領域５はサイドウ
ォール８の下の領域に入り込むように形成される。
さらに、第1D図を参照して、1015／cm2程度の高いドー
ズ量で砒素等のＮ型不純物がゲート電極３およびサイド
ウォール８をマスクとして、Ｐ型シリコン基板６に注入
される。この場合、イオン注入の方向は、矢印19で示さ
れる方向であり、第1C図で示された方向と逆の方向であ
る。すなわち、このイオン注入の方向はソース領域とな
るべき領域からゲート電極に向かうような傾斜した方向
である。このようにして、1020／cm3程度の高い不純物
濃度を有するN+ソース領域10がサイドウォール８の下の
Ｐ型シリコン基板６の領域に入り込むように形成される
とともに、N+ドレイン領域11はゲート電極３から離れた
領域に形成される。従って、ソース領域およびドレイン
領域はゲート電極３に対して非対称となるように形成さ
れる。
ズ量で砒素等のＮ型不純物がゲート電極３およびサイド
ウォール８をマスクとして、Ｐ型シリコン基板６に注入
される。この場合、イオン注入の方向は、矢印19で示さ
れる方向であり、第1C図で示された方向と逆の方向であ
る。すなわち、このイオン注入の方向はソース領域とな
るべき領域からゲート電極に向かうような傾斜した方向
である。このようにして、1020／cm3程度の高い不純物
濃度を有するN+ソース領域10がサイドウォール８の下の
Ｐ型シリコン基板６の領域に入り込むように形成される
とともに、N+ドレイン領域11はゲート電極３から離れた
領域に形成される。従って、ソース領域およびドレイン
領域はゲート電極３に対して非対称となるように形成さ
れる。
上記のように形成されたドレイン領域はLDD構造を有す
るが、ソース領域側においてはゲート電極３の近傍領域
に低濃度のN-領域が形成されることはない。そのため、
ソース領域側に高抵抗として作用する領域が形成されな
いので、電界効果型トランジスタの電流値を低下させる
こともない。その結果、LDD構造を有し、かつ電流駆動
能力の高い電界効果型トランジスタを構成することがで
きる。
るが、ソース領域側においてはゲート電極３の近傍領域
に低濃度のN-領域が形成されることはない。そのため、
ソース領域側に高抵抗として作用する領域が形成されな
いので、電界効果型トランジスタの電流値を低下させる
こともない。その結果、LDD構造を有し、かつ電流駆動
能力の高い電界効果型トランジスタを構成することがで
きる。
なお、上記実施例では、サイドウォールが形成された後
にイオン注入を傾斜した方向から行なっているが、サイ
ドウォールを形成せずに傾斜した方向からイオン注入を
行なうことによってゲートオーバラップ構造を形成して
もよい。また、上記実施例ではＮチャネル電界効果型ト
ランジスタについて示しているが、Ｐチャネル電界効果
型トランジスタにも適用され得る。
にイオン注入を傾斜した方向から行なっているが、サイ
ドウォールを形成せずに傾斜した方向からイオン注入を
行なうことによってゲートオーバラップ構造を形成して
もよい。また、上記実施例ではＮチャネル電界効果型ト
ランジスタについて示しているが、Ｐチャネル電界効果
型トランジスタにも適用され得る。
［発明の効果］ 以上のように、この発明によれば、不純物イオンの注入
が異なるドーズ量で、かつ互いに逆の傾斜した方向から
導電層と側壁絶縁膜とをマスクとして用いて行なわれる
ので、電流駆動能力の高いLDD構造を有する電界効果型
半導体装置を簡略化された製造工程によって得ることが
できる。
が異なるドーズ量で、かつ互いに逆の傾斜した方向から
導電層と側壁絶縁膜とをマスクとして用いて行なわれる
ので、電流駆動能力の高いLDD構造を有する電界効果型
半導体装置を簡略化された製造工程によって得ることが
できる。
第1A図、第1B図、第1C図、第1D図はこの発明に従った半
導体装置の製造方法の一実施例を工程順に示す断面図で
ある。第2A図、第2B図、第2C図、第2D図は従来の半導体
装置の製造方法を工程順に示す断面図である。 図において、３はゲート電極、４はN-ソース領域、５は
N-ドレイン領域、６はＰ型シリコン基板、８はサイドウ
ォール、10はN+ソース領域、11はN+ドレイン領域であ
る。 なお、各図中、同一符号は同一または相当部分を示す。
導体装置の製造方法の一実施例を工程順に示す断面図で
ある。第2A図、第2B図、第2C図、第2D図は従来の半導体
装置の製造方法を工程順に示す断面図である。 図において、３はゲート電極、４はN-ソース領域、５は
N-ドレイン領域、６はＰ型シリコン基板、８はサイドウ
ォール、10はN+ソース領域、11はN+ドレイン領域であ
る。 なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−294868（ＪＰ，Ａ) 特開 昭62−195176（ＪＰ，Ａ) 特開 昭63−142676（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１導電型の半導体基板の主表面の上に導
電層を形成する工程と、 化学的気相薄膜成長法によって前記導電層の側壁部に側
壁絶縁膜を形成する工程と、 前記導電層と前記側壁絶縁膜とをマスクとして用いて、
第２導電型の不純物を相対的に低いドーズ量で、前記半
導体基板の主表面に対して第１の方向に傾斜した鋭角を
なす方向から、前記半導体基板にイオン注入する工程
と、 前記導電層と前記側壁絶縁膜とをマスクとして用いて、
第２導電型の不純物を相対的に高いドーズ量で、前記半
導体基板の主表面に対して前記第１の方向と逆の第２の
方向に傾斜した鋭角をなす方向から、前記半導体基板に
イオン注入する工程とを備えた、半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165601A JPH0770720B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165601A JPH0770720B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0214530A JPH0214530A (ja) | 1990-01-18 |
| JPH0770720B2 true JPH0770720B2 (ja) | 1995-07-31 |
Family
ID=15815452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63165601A Expired - Lifetime JPH0770720B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770720B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2542448B2 (ja) * | 1990-05-24 | 1996-10-09 | シャープ株式会社 | 電界効果トランジスタおよびその製造方法 |
| KR100377161B1 (ko) * | 2000-12-30 | 2003-03-26 | 주식회사 하이닉스반도체 | 마스크롬 및 그의 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0638428B2 (ja) * | 1985-06-21 | 1994-05-18 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| JPS62195176A (ja) * | 1986-02-21 | 1987-08-27 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63142676A (ja) * | 1986-12-05 | 1988-06-15 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-06-30 JP JP63165601A patent/JPH0770720B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0214530A (ja) | 1990-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5320974A (en) | Method for making semiconductor transistor device by implanting punch through stoppers | |
| JP2826924B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JP2663402B2 (ja) | Ｃｍｏｓ集積回路デバイスの製造方法 | |
| JP2905808B2 (ja) | 半導体デバイスとその製造方法 | |
| KR950011782B1 (ko) | Mos형 반도체장치 및 그 제조방법 | |
| JP3279151B2 (ja) | 半導体装置及びその製造方法 | |
| JP2677987B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2781918B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP2729298B2 (ja) | Ｍｏｓ型トランジスタの製造法 | |
| JPH0519979B2 (ja) | ||
| JPH0770720B2 (ja) | 半導体装置の製造方法 | |
| JP3049496B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JP2515524B2 (ja) | 絶縁ゲ―ト電界効果トランジスタの製造方法 | |
| JP2931243B2 (ja) | 半導体素子の製造方法 | |
| JP3307972B2 (ja) | 電界効果トランジスタの作製方法および電界効果トランジスタ | |
| KR100415191B1 (ko) | 비대칭형 씨모스 트랜지스터의 제조 방법 | |
| JP2757491B2 (ja) | 半導体装置の製造方法 | |
| JPS59119870A (ja) | 半導体装置の製造方法 | |
| JPH0485968A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JP3480500B2 (ja) | 半導体素子形成方法 | |
| JP3366709B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH02219237A (ja) | Ｍｉｓ型半導体装置 | |
| JPH10261795A (ja) | 絶縁ゲート型電界効果トランジスタ及びその製造方法 | |
| JPS62261174A (ja) | 半導体装置の製造方法 | |
| JPH05109765A (ja) | 半導体装置の製造方法 |