JPS60134473A - 半導体装置製造方法 - Google Patents
半導体装置製造方法Info
- Publication number
- JPS60134473A JPS60134473A JP58242997A JP24299783A JPS60134473A JP S60134473 A JPS60134473 A JP S60134473A JP 58242997 A JP58242997 A JP 58242997A JP 24299783 A JP24299783 A JP 24299783A JP S60134473 A JPS60134473 A JP S60134473A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- mask
- oxide film
- source region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明け、半導体装置製造方法に関し、特に金属絶縁物
半導体トランジスタ（Ｍ ０８ Ｔｒ ）と称される電
界効果トランジスタ製造方法に関するものである。
半導体トランジスタ（Ｍ ０８ Ｔｒ ）と称される電
界効果トランジスタ製造方法に関するものである。
ＭＯＳ）ランジスタ製造方法に関しては、幾多の捺案が
なされ、改良の手が加えられている。
なされ、改良の手が加えられている。
例えば、ソース領域及びドレイン領域とゲート電極との
整合をよくする手段として、ゲート雷、ｔｉ形成後、該
ゲ−）［極をマスクとしてイオン注入を行なうことによ
りソース領域及びドレイン領域を形成する方法がある。
整合をよくする手段として、ゲート雷、ｔｉ形成後、該
ゲ−）［極をマスクとしてイオン注入を行なうことによ
りソース領域及びドレイン領域を形成する方法がある。
これを第１図に示す。ここに、１け半導体、２けソース
領域、３はドレイン領域、４けゲート酸化皮膜、５はゲ
ート電極、６は薄い酸化皮膜、７けイオンビームである
。
領域、３はドレイン領域、４けゲート酸化皮膜、５はゲ
ート電極、６は薄い酸化皮膜、７けイオンビームである
。
しかしながら、この方法による七トランジスタの微細化
が進み、チャネル長が短くなると、ゲート電極５近傍の
ソース領域２に電界集中が起こりホット・キャリアかで
一卜電極５に注入されるため、スレッシホールド電圧（
ｖｔｈ） が変化してしまい問題とｔ【る。
が進み、チャネル長が短くなると、ゲート電極５近傍の
ソース領域２に電界集中が起こりホット・キャリアかで
一卜電極５に注入されるため、スレッシホールド電圧（
ｖｔｈ） が変化してしまい問題とｔ【る。
そこで、その場合にはゲート電極５近傍のソース領域２
汲びドレイン領域３の濃叩を低くするためＫ、ゲート電
極をマスクとして低濃度のイオン注入を行ない、その後
フォトレジストをマスクドして高濃彦のイオン注入を行
なう方法が考えられる。
汲びドレイン領域３の濃叩を低くするためＫ、ゲート電
極をマスクとして低濃度のイオン注入を行ない、その後
フォトレジストをマスクドして高濃彦のイオン注入を行
なう方法が考えられる。
これを第２図に示す。ここに、１乃至７は第１図の１乃
至７と同様で、８１−を低濃度のソース領域、９は低濃
度のドレイン領域、１ｏけフォトレジストである。
至７と同様で、８１−を低濃度のソース領域、９は低濃
度のドレイン領域、１ｏけフォトレジストである。
ところが、この方法によると、微細化の際にフォトマス
クずれが問題となる。
クずれが問題となる。
本発明はこのような従来の製造方法の有する諸欠点を解
決するもので、その目的とするところはより高集積化が
可能で且つより安定な半導体装置を得るたぬの製造方法
に新規な手段を提案することｋある。
決するもので、その目的とするところはより高集積化が
可能で且つより安定な半導体装置を得るたぬの製造方法
に新規な手段を提案することｋある。
本発明の半導体装置製造方法は、ゲ−）’１ＦｊＷ材を
デポジットした後、薄い酸化皮膜を介して皮膜をデボジ
ノ卜する工程、該皮Ｖ−及び薄い酸化皮膜を選択的に除
去する工程、該皮膜及び薄い酸化皮膜がゲート電極より
突出するようにゲート電極材を選択的に除去する工程、
該皮膜をマスクとしてイオン注入を行ないソース領埴及
がドレイン領域を形成する工程、該皮膜を除去する工程
及びゲート１！極をマスクとしてイオン注入を行ない、
低濃度で拡散深さの浅いソース領域及びドレイン領域を
形成する。
デポジットした後、薄い酸化皮膜を介して皮膜をデボジ
ノ卜する工程、該皮Ｖ−及び薄い酸化皮膜を選択的に除
去する工程、該皮膜及び薄い酸化皮膜がゲート電極より
突出するようにゲート電極材を選択的に除去する工程、
該皮膜をマスクとしてイオン注入を行ないソース領埴及
がドレイン領域を形成する工程、該皮膜を除去する工程
及びゲート１！極をマスクとしてイオン注入を行ない、
低濃度で拡散深さの浅いソース領域及びドレイン領域を
形成する。
以下、本発明について、実施例に基づき詳細に説明する
。
。
第３図乃至第６図は本発明の実施例を工程順に示す図で
ある。該電界効果トランジスタとして、Ｐチャネル型Ｍ
Ｏ８）ランジスタを例示する。
ある。該電界効果トランジスタとして、Ｐチャネル型Ｍ
Ｏ８）ランジスタを例示する。
まずＮ型シリコン基板１Ｊ−Ｋ、二酸化硅素（８ｉ ｏ
２）からなる絶縁度Ｍ４を形成する。これは通常の熱酸
化法によって可能である。
２）からなる絶縁度Ｍ４を形成する。これは通常の熱酸
化法によって可能である。
次いで該絶縁度＠４士に多結晶シリコン層１１を気相成
長させた後、核多結晶シリコン層１１を熱酸化し薄い酸
化皮膜６を形成し、さらに該酸化皮膜６１に窒化硅素皮
膜１２を気相成長させる。
長させた後、核多結晶シリコン層１１を熱酸化し薄い酸
化皮膜６を形成し、さらに該酸化皮膜６１に窒化硅素皮
膜１２を気相成長させる。
この状態を第３図に示す。
次いで所望の面積を有して、該窒化硅素皮膜１２及び酸
化皮膜６が除去され、多結晶シリコン層１１が露出され
る。
化皮膜６が除去され、多結晶シリコン層１１が露出され
る。
該窒化硅素皮膜１２及び酸化皮膜６の選択的な除去は、
通常のフォト・エツチング法によって可能である。
通常のフォト・エツチング法によって可能である。
この状態を第４図に示す。
次いで、該多結晶シＩｌコン層１１をオーバー・エツチ
ングにより、該窒化硅素皮膜１２及び酸化皮膜６がゲー
ト電極よりｙ出するようにゲート電極５を形成する。
ングにより、該窒化硅素皮膜１２及び酸化皮膜６がゲー
ト電極よりｙ出するようにゲート電極５を形成する。
この状態を第５図に示す。
次いで、該♀化硅素皮膜１２倉マスクとして、Ｂ＋イオ
ン等のイオンビーム７ ｆ ６０ ＫｇＶで基板１に照
射することＫより、ソース領域２及びドレイン領域３を
形成する。
ン等のイオンビーム７ ｆ ６０ ＫｇＶで基板１に照
射することＫより、ソース領域２及びドレイン領域３を
形成する。
この状態を第６図に示す。
次いで、熱酸化を短時間性ないゲート電ｉ＃５（各結晶
シリコン層）の側面に薄い酸化皮膜６を形成する。これ
は、該窒化硅素皮膜１２除去の際にゲート電極５（多結
晶シリコン）がエツチングされることを防止するためで
ある。
シリコン層）の側面に薄い酸化皮膜６を形成する。これ
は、該窒化硅素皮膜１２除去の際にゲート電極５（多結
晶シリコン）がエツチングされることを防止するためで
ある。
さらに、該窒化硅素皮膜１２を除去した後、グー４電極
をマスクとして、３０ＫｇＶで低濃度のＢ＋イオンある
いけＢＦ、＋イオン７ｆ基板１に打ち込むことにより、
低濃度で拡散の浅いソース領域８及びドレイン領域９を
形成する。
をマスクとして、３０ＫｇＶで低濃度のＢ＋イオンある
いけＢＦ、＋イオン７ｆ基板１に打ち込むことにより、
低濃度で拡散の浅いソース領域８及びドレイン領域９を
形成する。
この状態を１１に７図に示す。
以上の工程を経て、電界効果トランジスタ素子が形成さ
れる。
れる。
このような本発明によｈば、ゲ−８１４より突出した皮
膜をマスクとしてイオン注入を行ないソース領域及びド
レイン領域を形成しｆｔ ｐ−該皮膜を除去し、低エネ
ルギーのイオン注入を行なうので、ゲート電極近傍のソ
ース領域及びドレイン領域の濃度は低くなり、前述の電
界集中は避けることができ、ゲート酸化皮膜へのホット
・キャリアの注入を防止することができ、スレッシホー
ルド雷、圧（ｖ ｔｈ ）の変動が小さいトランジスタ
が得られる。
膜をマスクとしてイオン注入を行ないソース領域及びド
レイン領域を形成しｆｔ ｐ−該皮膜を除去し、低エネ
ルギーのイオン注入を行なうので、ゲート電極近傍のソ
ース領域及びドレイン領域の濃度は低くなり、前述の電
界集中は避けることができ、ゲート酸化皮膜へのホット
・キャリアの注入を防止することができ、スレッシホー
ルド雷、圧（ｖ ｔｈ ）の変動が小さいトランジスタ
が得られる。
また、フォトエａｉｄ１回ですむので、マスクずれの問
題ｌ−を最小限に押えられ、微細化が可能である。
題ｌ−を最小限に押えられ、微細化が可能である。
第１図乃至第２図は従来の半導体装置製造方法を示す断
面図、第３図乃至第７図は本発明による半導体装置の製
造方法の一実施例を工程順に示す図である。 １・・・・・・半導体 ２・・・・・・ソース領域 ３・・・・・・ドレイン領域 ４・・・・・・ゲート酸化皮膜 ５・・・・・・ゲート電接 ６・・・・・・薄い酸化皮膜 ７・・・・・・イオンビーム ８・・・・・・低濃度ソース領域 ９・・・・・・低濃庁ドレイン領域 １０・・・・・・フォトレジスト １１・・・・・・多結晶シリコン層 １２・・・・・・窒化硅素皮膜 以 上 出願人 株式会社 諏訪精工舎 代理人 弁理士 最上 務 ↓ Ｌ Ｌ Ｌ Ｌ ）７ □ 第２図−
面図、第３図乃至第７図は本発明による半導体装置の製
造方法の一実施例を工程順に示す図である。 １・・・・・・半導体 ２・・・・・・ソース領域 ３・・・・・・ドレイン領域 ４・・・・・・ゲート酸化皮膜 ５・・・・・・ゲート電接 ６・・・・・・薄い酸化皮膜 ７・・・・・・イオンビーム ８・・・・・・低濃度ソース領域 ９・・・・・・低濃庁ドレイン領域 １０・・・・・・フォトレジスト １１・・・・・・多結晶シリコン層 １２・・・・・・窒化硅素皮膜 以 上 出願人 株式会社 諏訪精工舎 代理人 弁理士 最上 務 ↓ Ｌ Ｌ Ｌ Ｌ ）７ □ 第２図−
Claims (1)
- ゲート電極材をデポジットした後、薄い酸化皮膜を介し
て皮膜をデポジットする工程、該皮膜及び薄い酸化皮膜
を選択的に除去する工程、該皮膜及び薄い酸化皮膜がゲ
ート電、極より突出するようにゲート！極材を選択的に
除去する工程、該皮膜をマスクとしてイオン注入を行な
いソース領域及びドレイン領域を形成す石工程、該皮膜
を除去する工程及びゲート電極をマスクとしてイオン注
入を行ない、低濃度で拡散深さの浅いソース領域及びド
レイン領域を形成する工程からなることを特徴とする半
導体装置製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242997A JPS60134473A (ja) | 1983-12-22 | 1983-12-22 | 半導体装置製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242997A JPS60134473A (ja) | 1983-12-22 | 1983-12-22 | 半導体装置製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60134473A true JPS60134473A (ja) | 1985-07-17 |
Family
ID=17097350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58242997A Pending JPS60134473A (ja) | 1983-12-22 | 1983-12-22 | 半導体装置製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134473A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4703551A (en) * | 1986-01-24 | 1987-11-03 | Ncr Corporation | Process for forming LDD MOS/CMOS structures |
| JPS6454764A (en) * | 1987-06-11 | 1989-03-02 | Gen Electric | Manufacture of metal oxde semiconductor device |
-
1983
- 1983-12-22 JP JP58242997A patent/JPS60134473A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4703551A (en) * | 1986-01-24 | 1987-11-03 | Ncr Corporation | Process for forming LDD MOS/CMOS structures |
| JPS6454764A (en) * | 1987-06-11 | 1989-03-02 | Gen Electric | Manufacture of metal oxde semiconductor device |
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