JPH04134844A - 半導体装置の素子間分離領域の形成方法 - Google Patents
半導体装置の素子間分離領域の形成方法Info
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- JPH04134844A JPH04134844A JP25833790A JP25833790A JPH04134844A JP H04134844 A JPH04134844 A JP H04134844A JP 25833790 A JP25833790 A JP 25833790A JP 25833790 A JP25833790 A JP 25833790A JP H04134844 A JPH04134844 A JP H04134844A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体集積回路装置の素子間分離領域の形成方
法に関し、特に高速動作回路、高耐圧回路などに使用す
るものである。
法に関し、特に高速動作回路、高耐圧回路などに使用す
るものである。
（従来の技術）
絶縁膜上に半導体層を形成し、この半導体層にデバイス
（Ｄｅｖｉｃｅ）を形成する完全誘電体分離技術は、寄
生容量の低減による高速動作、高耐圧化更にラッチアッ
プ（Ｌａｔｃｈ Ｕｐ）を生じないなどの高信頼性な
どの利点がある。
（Ｄｅｖｉｃｅ）を形成する完全誘電体分離技術は、寄
生容量の低減による高速動作、高耐圧化更にラッチアッ
プ（Ｌａｔｃｈ Ｕｐ）を生じないなどの高信頼性な
どの利点がある。
第１図は完全誘電体分離技術を利用した高速バイポーラ
（Ｂｉｐｏｌａ）集積回路の例である。コレクタ（Ｃｏ
ｌ １ｅｃｔｏｒ）領域であるところの０層１０４、ｎ
中層１０３は基盤１０１とは絶縁膜１０２で、隣接素子
とはトレンチアイソレイション（ＴｒｅｎｃｈＩｓｏｌ
ａｔ ｔｏｎ）の絶縁膜１０５で分離されており、通常
のｐｎ接合により分離された場合よりコレフタル基盤間
の寄生容量が大幅に低減され、回路動作の高速性が得ら
れる。
（Ｂｉｐｏｌａ）集積回路の例である。コレクタ（Ｃｏ
ｌ １ｅｃｔｏｒ）領域であるところの０層１０４、ｎ
中層１０３は基盤１０１とは絶縁膜１０２で、隣接素子
とはトレンチアイソレイション（ＴｒｅｎｃｈＩｓｏｌ
ａｔ ｔｏｎ）の絶縁膜１０５で分離されており、通常
のｐｎ接合により分離された場合よりコレフタル基盤間
の寄生容量が大幅に低減され、回路動作の高速性が得ら
れる。
第２図ａ −ｃは完全誘電体分離技術を使用した前記高
速バイポーラ型トランジスタのトレンチアイソレイショ
ン部分の製造工程を示した断面図である。まずシリコン
酸化膜２０２上にｎ中層２０３．９層２０４を含んだシ
リコン（Ｓｉｌｉｃｏｎ）層を第２図ａのように形成す
る。この形成方法にはシリコン酸化膜層２０２とシリコ
ン層を親水性処理後、接着・熱処理する方法（特公昭６
２−２７０４０号公報）、し−ザ（Ｌａ５ｅｒ）または
電子ビーム（Ｂｅａｍ）による溶融再結晶化法、０＋イ
オン（Ｊａｎ）を注入し酸化膜層を形成する方法などが
ある。
速バイポーラ型トランジスタのトレンチアイソレイショ
ン部分の製造工程を示した断面図である。まずシリコン
酸化膜２０２上にｎ中層２０３．９層２０４を含んだシ
リコン（Ｓｉｌｉｃｏｎ）層を第２図ａのように形成す
る。この形成方法にはシリコン酸化膜層２０２とシリコ
ン層を親水性処理後、接着・熱処理する方法（特公昭６
２−２７０４０号公報）、し−ザ（Ｌａ５ｅｒ）または
電子ビーム（Ｂｅａｍ）による溶融再結晶化法、０＋イ
オン（Ｊａｎ）を注入し酸化膜層を形成する方法などが
ある。
次に通常のリングラフィ（Ｌｆ ｔｈｏｇｒａｐｈｙ）
法によりパターニング（Ｐａｔｔｅｒｎｉｎｇ） した
レジスト（Ｒｅｓｉｓｔ）またはシリコン酸化膜２０５
をマスク（Ｍａｓｋ）にしてＣＢｒＦ３などのガス（Ｇ
ａｓ）を使用した反応性イオンエツチング（Ｉｏｎ
Ｅｔｃｈｉｎｇ）法などにより異方性の溝２０６を第２
図すに示すように形成する。次に熱酸化することにより
トレンチ内壁のシリコン酸化膜２０７を形成する（第２
図Ｃ参照）。
法によりパターニング（Ｐａｔｔｅｒｎｉｎｇ） した
レジスト（Ｒｅｓｉｓｔ）またはシリコン酸化膜２０５
をマスク（Ｍａｓｋ）にしてＣＢｒＦ３などのガス（Ｇ
ａｓ）を使用した反応性イオンエツチング（Ｉｏｎ
Ｅｔｃｈｉｎｇ）法などにより異方性の溝２０６を第２
図すに示すように形成する。次に熱酸化することにより
トレンチ内壁のシリコン酸化膜２０７を形成する（第２
図Ｃ参照）。
（発明が解決しようとする課題）
トレンチコーナー（Ｃｏｒｎｅｒ）部２０８．２１０は
酸化時に大きな応力が加わり、酸化膜の薄膜化や、更に
結晶欠陥発生の原因になる。この対策として化学的ドラ
イ（Ｄｒｙ）エツチングで上部コーナ一部凸部２０８を
削り取り、丸める方法がある。しかしこの時下部コーナ
一部２０９は丸まらない。更に下部コーナ一部２０９か
ら発生した欠陥は４５°斜め上方向に成長し、表面に達
する可能性が大となり、素子の歩留りを大幅に低減させ
る。本発明はこのような事情により成されたもので、絶
縁膜上に形成した単結晶半導体層内に形成する素子間分
離にトレンチアイソレイションを使用した場合のトレン
チ内壁の酸化膜形成方法に関するもので、トレンチ下部
コーナ一部から素子表面方向に発達する結晶欠陥を防止
することを目的とする。
酸化時に大きな応力が加わり、酸化膜の薄膜化や、更に
結晶欠陥発生の原因になる。この対策として化学的ドラ
イ（Ｄｒｙ）エツチングで上部コーナ一部凸部２０８を
削り取り、丸める方法がある。しかしこの時下部コーナ
一部２０９は丸まらない。更に下部コーナ一部２０９か
ら発生した欠陥は４５°斜め上方向に成長し、表面に達
する可能性が大となり、素子の歩留りを大幅に低減させ
る。本発明はこのような事情により成されたもので、絶
縁膜上に形成した単結晶半導体層内に形成する素子間分
離にトレンチアイソレイションを使用した場合のトレン
チ内壁の酸化膜形成方法に関するもので、トレンチ下部
コーナ一部から素子表面方向に発達する結晶欠陥を防止
することを目的とする。
［発明の構成］
（課題を解決するための手段）
絶縁膜上に形成した単結晶半導体層に異方性食刻法で絶
縁膜に達する溝を形成する工程と、前記溝内に減圧気相
成長法によ゛り多結晶半導体膜を形成する工程と、熱酸
化法により多結晶半導体膜とこれに接する単結晶半導体
層を酸化し酸化膜を形成する工程に本発明に係わる半導
体装置の素子間分離領域の形成方法の特徴がある。
縁膜に達する溝を形成する工程と、前記溝内に減圧気相
成長法によ゛り多結晶半導体膜を形成する工程と、熱酸
化法により多結晶半導体膜とこれに接する単結晶半導体
層を酸化し酸化膜を形成する工程に本発明に係わる半導
体装置の素子間分離領域の形成方法の特徴がある。
（作 用）
絶縁膜上に形成した単結晶半導体層に形成するトレンチ
アイソレイションの内壁に絶縁膜を形成するとき、予め
減圧気相成長法により多結晶半導体膜を堆積してコーナ
ーを丸めた後熱酸化膜を形成することにより、絶縁膜に
接したトレンチ下部コーナーから表面に発達する結晶欠
陥を防止する。
アイソレイションの内壁に絶縁膜を形成するとき、予め
減圧気相成長法により多結晶半導体膜を堆積してコーナ
ーを丸めた後熱酸化膜を形成することにより、絶縁膜に
接したトレンチ下部コーナーから表面に発達する結晶欠
陥を防止する。
（実施例）
本発明の実施例としてｎｐｎ型バイポーラトランジスタ
の素子分離領域形成工程を第３図の断面図に従って説明
する。
の素子分離領域形成工程を第３図の断面図に従って説明
する。
まず第３図ａに示すようにシリコン酸化膜などの絶縁膜
３０２上にコレクタ電極引出し用のｎ中領域３０３とｎ
領域３０４を含む単結晶半導体層を形成する。この形成
方法は従来例で示したようにウェーハ（Ｗａｆｅｒ）接
着技術による方法、レーザーまたは電子ビームによる溶
融再結晶法、Ｏ＋イオン注入による酸化膜形成方法など
単結晶半導体層３０３．３０４の結晶の完全性を低下さ
せない方法であれば良い。
３０２上にコレクタ電極引出し用のｎ中領域３０３とｎ
領域３０４を含む単結晶半導体層を形成する。この形成
方法は従来例で示したようにウェーハ（Ｗａｆｅｒ）接
着技術による方法、レーザーまたは電子ビームによる溶
融再結晶法、Ｏ＋イオン注入による酸化膜形成方法など
単結晶半導体層３０３．３０４の結晶の完全性を低下さ
せない方法であれば良い。
次に通常のりソグラフィ法によりパターニングしたレジ
ストまたはシリコン酸化膜３０５をマスクとして、ＣＢ
ｒＦ３などのガスを使用した反応性イオンエツチング法
などにより素子間分離領域に絶縁膜３０２に達する溝３
０６を第３図すに明らかにしたように形成する。ウェッ
ト（Ｎｅｔ）またはドライエツチングによりポリマー（
Ｐｏｌｙｍｅｒ）及びダメージ層を除去後、多結晶シリ
コン膜３０７を減圧気相成長法により１０００人から２
０００人程度堆積する（第３図Ｃ参照）。この時上部コ
ーナ一部３０８のみならず下部コーナ一部３０９のコー
ナーに曲率をもって堆積される。なお、上部コーナ一部
３０８と下部コーナ一部３０９は第３図Ｃと第３図ｄに
点線で書いた丸で表示した。
ストまたはシリコン酸化膜３０５をマスクとして、ＣＢ
ｒＦ３などのガスを使用した反応性イオンエツチング法
などにより素子間分離領域に絶縁膜３０２に達する溝３
０６を第３図すに明らかにしたように形成する。ウェッ
ト（Ｎｅｔ）またはドライエツチングによりポリマー（
Ｐｏｌｙｍｅｒ）及びダメージ層を除去後、多結晶シリ
コン膜３０７を減圧気相成長法により１０００人から２
０００人程度堆積する（第３図Ｃ参照）。この時上部コ
ーナ一部３０８のみならず下部コーナ一部３０９のコー
ナーに曲率をもって堆積される。なお、上部コーナ一部
３０８と下部コーナ一部３０９は第３図Ｃと第３図ｄに
点線で書いた丸で表示した。
更に９００°Ｃから１０００’ Ｃ程度の温度で水素燃
焼法により１０００Å以上の熱酸化膜を形成する（第２
図Ｃ参照）。この時下部コーナ一部３ｏ９、上部コーナ
一部３０８には曲率をもったシリコン酸化膜が形成され
、特に下部コーナ一部３０９がらウェーハ表面に発達す
る欠陥を防止することができ、素子の歩留りを大幅に上
昇させることができる。更に減圧気相成長法による多結
晶シリコン膜など３１１を埋込み、これを酸化シリコン
膜３１２て覆い（第３図ｅ参照）、素子間分離領域が完
成する。
焼法により１０００Å以上の熱酸化膜を形成する（第２
図Ｃ参照）。この時下部コーナ一部３ｏ９、上部コーナ
一部３０８には曲率をもったシリコン酸化膜が形成され
、特に下部コーナ一部３０９がらウェーハ表面に発達す
る欠陥を防止することができ、素子の歩留りを大幅に上
昇させることができる。更に減圧気相成長法による多結
晶シリコン膜など３１１を埋込み、これを酸化シリコン
膜３１２て覆い（第３図ｅ参照）、素子間分離領域が完
成する。
［発明の効果］
以上の説明から明らかなように、本発明の完全誘電体分
離に用いるトレンチアイソレイションの形成方法は、下
部絶縁膜に接するコーナ一部を容易に丸めることができ
、従来このコーナ一部から発生しやすかった結晶欠陥を
防止することができる。この結晶欠陥は半導体層の表面
方向に発達するもので、従来素子歩留り低下の重大原因
であったが、これが大幅に改善できる。
離に用いるトレンチアイソレイションの形成方法は、下
部絶縁膜に接するコーナ一部を容易に丸めることができ
、従来このコーナ一部から発生しやすかった結晶欠陥を
防止することができる。この結晶欠陥は半導体層の表面
方向に発達するもので、従来素子歩留り低下の重大原因
であったが、これが大幅に改善できる。
第１図は完全誘電体分離法を使用した従来のｎｐｎバイ
ポーラトランジスタの断面図、第２図ａ −ｃは従来の
素子間分離領域の製造工程を示す断面図、第３図ａ −
ｅは本発明の素子間分離領域の製造工程を示す断面図で
ある。 １０１．２０１．３０１ ：半導体基盤、１０２．２０
２．３０２ ：絶縁膜、 １０３．２０３．３０３ ： ｎ十型埋込層、１０４．
２０４．３０４ ： ｎ型コレクタ領域、２０５．３
０５ ・レジストまたはシリコン酸化膜、２０Ｂ 、３
０８ ：異方性食刻による溝（トレンチ）、１０５．１
０７ 、１０８．２０７．３１０ 、３１２ ：シリコ
ン酸化膜、 ２０８．３０８ニドレンチ上部コーナ一部、２０９．３
０９ニドレンチ下部コーナ一部、２１０ ： ）レン
チ下部コーナ一部から発生した結晶欠陥１ ．３１１：多結晶シリコン膜、 ｐ＋型ダグラフトベース領域 二〇十エミッタ領域、 ：エミッタ電極、 ：ベース電極、 ：コレクタ電極。 代理人 弁理士 大 胡 典 夫 第１図 第３図 第２図 ＋ＩＺ：ｌ’Ｌ’エミッタ旬り戎 ｌＩ古： コレクタ１Ｌ有Ｘ Ｉ障、イース鳩」社 第３図
ポーラトランジスタの断面図、第２図ａ −ｃは従来の
素子間分離領域の製造工程を示す断面図、第３図ａ −
ｅは本発明の素子間分離領域の製造工程を示す断面図で
ある。 １０１．２０１．３０１ ：半導体基盤、１０２．２０
２．３０２ ：絶縁膜、 １０３．２０３．３０３ ： ｎ十型埋込層、１０４．
２０４．３０４ ： ｎ型コレクタ領域、２０５．３
０５ ・レジストまたはシリコン酸化膜、２０Ｂ 、３
０８ ：異方性食刻による溝（トレンチ）、１０５．１
０７ 、１０８．２０７．３１０ 、３１２ ：シリコ
ン酸化膜、 ２０８．３０８ニドレンチ上部コーナ一部、２０９．３
０９ニドレンチ下部コーナ一部、２１０ ： ）レン
チ下部コーナ一部から発生した結晶欠陥１ ．３１１：多結晶シリコン膜、 ｐ＋型ダグラフトベース領域 二〇十エミッタ領域、 ：エミッタ電極、 ：ベース電極、 ：コレクタ電極。 代理人 弁理士 大 胡 典 夫 第１図 第３図 第２図 ＋ＩＺ：ｌ’Ｌ’エミッタ旬り戎 ｌＩ古： コレクタ１Ｌ有Ｘ Ｉ障、イース鳩」社 第３図
Claims (1)
- 絶縁膜上に形成した単結晶半導体層に異方性食刻法で
絶縁膜に達する溝を形成する工程と、前記溝内に減圧気
相成長法により多結晶半導体膜を形成する工程と、熱酸
化法により多結晶半導体膜とこれに接する単結晶半導体
層を酸化し酸化膜を形成する工程を具備することを特徴
とする半導体装置の素子間分離領域の形成方法
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2258337A JP2589209B2 (ja) | 1990-09-27 | 1990-09-27 | 半導体装置の素子間分離領域の形成方法 |
| KR1019910016738A KR960012246B1 (ko) | 1990-09-27 | 1991-09-26 | 반도체 장치의 소자간 분리 영역의 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2258337A JP2589209B2 (ja) | 1990-09-27 | 1990-09-27 | 半導体装置の素子間分離領域の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04134844A true JPH04134844A (ja) | 1992-05-08 |
| JP2589209B2 JP2589209B2 (ja) | 1997-03-12 |
Family
ID=17318845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2258337A Expired - Fee Related JP2589209B2 (ja) | 1990-09-27 | 1990-09-27 | 半導体装置の素子間分離領域の形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2589209B2 (ja) |
| KR (1) | KR960012246B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416041A (en) * | 1993-09-27 | 1995-05-16 | Siemens Aktiengesellschaft | Method for producing an insulating trench in an SOI substrate |
| US6780774B2 (en) | 2001-09-28 | 2004-08-24 | Hynix Semiconductor Inc. | Method of semiconductor device isolation |
| US6849521B2 (en) | 2000-08-31 | 2005-02-01 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing a semiconductor device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4244456B2 (ja) | 1999-08-04 | 2009-03-25 | 株式会社デンソー | 半導体装置の製造方法、絶縁ゲート型バイポーラトランジスタの製造方法及び絶縁ゲート型バイポーラトランジスタ |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| ITMI20010039A1 (it) | 2000-01-14 | 2002-07-11 | Denso Corp | Dispositivo a semiconduttori e metodo per la fabbricazione dello stesso |
| JP4200626B2 (ja) | 2000-02-28 | 2008-12-24 | 株式会社デンソー | 絶縁ゲート型パワー素子の製造方法 |
| JP5446388B2 (ja) * | 2009-03-31 | 2014-03-19 | サンケン電気株式会社 | 集積化半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59214238A (ja) * | 1983-05-20 | 1984-12-04 | Sanyo Electric Co Ltd | 分離領域の形成方法 |
| JPS6159852A (ja) * | 1984-08-31 | 1986-03-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62269335A (ja) * | 1986-05-12 | 1987-11-21 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体デバイスの製造方法 |
-
1990
- 1990-09-27 JP JP2258337A patent/JP2589209B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-26 KR KR1019910016738A patent/KR960012246B1/ko not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6849521B2 (en) | 2000-08-31 | 2005-02-01 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing a semiconductor device |
| US6780774B2 (en) | 2001-09-28 | 2004-08-24 | Hynix Semiconductor Inc. | Method of semiconductor device isolation |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960012246B1 (ko) | 1996-09-18 |
| JP2589209B2 (ja) | 1997-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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