JPH04137009A - Control device output method - Google Patents
Control device output methodInfo
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- JPH04137009A JPH04137009A JP26013090A JP26013090A JPH04137009A JP H04137009 A JPH04137009 A JP H04137009A JP 26013090 A JP26013090 A JP 26013090A JP 26013090 A JP26013090 A JP 26013090A JP H04137009 A JPH04137009 A JP H04137009A
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- control device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
(イ)産業上の利用分野
この発明は、プロセス制御等に使用され、制御のための
目標値等を求める演算を行い、演算結果をアナログで出
力する制御装置の出力方式に関する。Detailed Description of the Invention (a) Industrial Application Field This invention is used for process control, etc., and is an output of a control device that performs calculations to obtain target values, etc. for control, and outputs the calculation results in analog form. Regarding the method.
(ロ)従来の技術
従来、例えばプロセス制御装置においては、定周期で設
定値とプロセス値の偏差を求め、PID演算を行い、そ
の演算結果を操作量として出力している。この操作N(
制御W)出力は、出力されるとその後、次に演算結果が
出力されるまで、コンデンサを含むホールド回路で保持
されるようになっている。(B) Prior Art Conventionally, for example, in a process control device, the deviation between a set value and a process value is determined at regular intervals, PID calculation is performed, and the calculation result is output as a manipulated variable. This operation N(
After the control W) output is output, it is held in a hold circuit including a capacitor until the next calculation result is output.
(ハ)発明が解決しようとする課題
上記した従来の制御装置において、演算をT1周期毎に
行い、かつその演算結果を目標値に近づける制御量とし
て出力する場合、理想的な制御出力は、第4図に示すよ
うに、演算結果がそのまま出力として保持され、演算毎
に新たな目標値を制御量として出力し、かつその値を次
の演算出力時まで保持するはずである。しかしながら、
演算結果を出力する周期が長くなると、コンデンサを含
むホールド回路では、レベル(を圧)が低下してしまう
。例えば第5図のように、出力時より、次の更新時には
Vだけ低下する。また、保持するため等にホールド回路
を複雑にすると、使用する部品が増加してしまうので望
ましくない。(c) Problems to be Solved by the Invention In the conventional control device described above, when calculation is performed every T1 period and the calculation result is output as a control amount that approaches the target value, the ideal control output is As shown in FIG. 4, the calculation result is held as it is as an output, and a new target value is output as a control amount for each calculation, and that value is supposed to be held until the next calculation output. however,
When the cycle of outputting calculation results becomes longer, the level (pressure) of a hold circuit including a capacitor decreases. For example, as shown in FIG. 5, the voltage decreases by V at the next update compared to the time of output. Further, if the hold circuit is made complicated for holding, etc., the number of parts used will increase, which is not desirable.
この発明は、上記開扉点に着目じでなされたものであっ
て、ホールド回路を複雑にすることなく、演算周期が長
くても、出力低下を防止し得る制御装置の出力方式を提
供することを目的としている。The present invention was made with a focus on the above-mentioned door opening point, and an object of the present invention is to provide an output method for a control device that can prevent a decrease in output even if the calculation cycle is long without complicating the hold circuit. It is an object.
(ニ)課題を解決するための手段及び作用この発明の制
御装置の出力方式は、制御のための所望の演算を行い、
その演算結果を、第1の周期毎にコンデンサを含むホー
ルド回路で保持しつつ、出力する制御装置において、
前記第1の周期を、さらに短い第2の周期の複数に分割
し、第2の周期毎に前記演算結果値を同値で前記ホール
ド回路を介してサンプリング出力するようにしている。(d) Means and operation for solving the problem The output method of the control device of this invention performs desired calculations for control,
In a control device that outputs the calculation result while holding it in a hold circuit including a capacitor for each first cycle, the first cycle is divided into a plurality of shorter second cycles, and the first cycle is divided into a plurality of shorter second cycles. Each time, the same value of the calculation result is sampled and outputted via the hold circuit.
この制御装置の出力方式では、演算周期である第1の周
期よりも短い第2の周期で、繰り返し同値の演算結果を
出力するので、周期の短い分、出力の電圧の低下を防止
し得る。In the output method of this control device, since the same calculation result is repeatedly output in the second period which is shorter than the first period which is the calculation period, it is possible to prevent a drop in the output voltage due to the short period.
(ホ)実施例
以下、実施例により、この発明をさらに詳細に説明する
。(E) Examples The present invention will be explained in more detail with reference to Examples below.
第2図は、この発明が実施される制711装置のブロッ
ク回である。この制御装置は、CPU等のデジタル演算
回路lで演算されたデジタルの演算結果をD/Aコンバ
ータ2でアナログ信号に変換し、切替器3を介し、コン
デンサCを含むホールド回路4を経て制御出力として出
力するようになっている。ホールド回路4は、ここでは
1チャン皐ル分しか示していないが、切替器3によりn
チャンネル分が選択出力するようになっている。FIG. 2 is a block diagram of a system 711 in which the present invention is implemented. This control device converts the digital calculation result calculated by a digital calculation circuit l such as a CPU into an analog signal by a D/A converter 2, and outputs the control signal via a switch 3 and a hold circuit 4 including a capacitor C. It is designed to be output as . The hold circuit 4 is only shown for one channel here, but the switch 3
Channels are selectively output.
デジタル演算回路1は、周期T2毎に目標に近づく制御
量を演算し、これを出力している。しがし、周期T2毎
に制御量を出力していたのでは、例えば第1図の■、が
ホールド値であっても、T2後はVまで電圧が低下して
しまうことになる。The digital calculation circuit 1 calculates a control amount that approaches the target every cycle T2, and outputs the calculated value. However, if the control amount is output every cycle T2, the voltage will drop to V after T2 even if, for example, ◯ in FIG. 1 is the hold value.
そのため、このような電圧低下を防止するために、この
実施例では、演算周期T2の1/4である周期T3毎に
同値の演算結果■1を出力し、これをホールド回路4で
保持しつつ、出力している。T2=4T3なので、出力
の電圧低下は■“=1/4■となる。周期T3を周期T
2に対して、どの程度とするかは電圧低下■゛が無視で
きる程度に選択すればよい。Therefore, in order to prevent such a voltage drop, in this embodiment, the same calculation result ■1 is output every period T3, which is 1/4 of the calculation period T2, and is held in the hold circuit 4. , is outputting. Since T2=4T3, the output voltage drop is 1/4.The period T3 is the period T3.
2, the amount may be selected so that the voltage drop (1) can be ignored.
次に、第3図に示す、フロー図により、上記実施例制御
装置の動作について説明する。Next, the operation of the above embodiment control device will be explained with reference to the flow diagram shown in FIG.
先ず動作がスタートすると、タイマT3や変数nをリセ
ットする等の初期化処理を行い(ステップ5TI)、所
定の制御演算を行い、演算結果V、を得るとともに、こ
の演算結果V、をホールド回路4を介して出力する(ス
テップ5T2)。First, when the operation starts, initialization processing such as resetting the timer T3 and variable n is performed (step 5TI), predetermined control calculations are performed, the calculation result V is obtained, and the calculation result V is held in the hold circuit 4. (Step 5T2).
と同時にタイマT3を起動しくステップ5T3)、タイ
マT3がタイムアツプするのを待機する(ステップ5T
4)。タイマT、がタイムアツプすると、最初の演算時
及び出力時からT、が経過したことを意味し、ここで、
演算結果V、をそのまま出力するとともに(ステップ5
T5)、変数nを1インクリメントし、n−1とする(
ステップ576)。次に、 n=4か”を判定しくステ
ップST?) 、判定NOであれば、ステップST3に
戻り、タイマT3を起動し、さらに、次にタイマT、が
タイムアツプするのを待機する(ステップ5T4)。タ
イムアツプすると、やはり前回と同様、演算結果■、を
そのまま出力しくステップ5T5)、i数nを1インク
リメントし、n=2とする。このようにしてn=4とな
るまでタイマT3がタイムアツプする毎に、っまりT3
期間毎に演算結果■、を出力する。At the same time, start the timer T3 (step 5T3), and wait for the timer T3 to time up (step 5T3).
4). When the timer T times up, it means that T has elapsed since the first calculation and output, and here,
While outputting the calculation result V as it is (step 5
T5), increment the variable n by 1 and set it to n-1 (
step 576). Next, it is determined whether n=4 (step ST?), and if the determination is NO, the process returns to step ST3, starts timer T3, and then waits for timer T to time up (step ST4). ).When the time is up, the calculation result ① is output as is, as in the previous step.Step 5T5), the i number n is incremented by 1, and n=2.In this way, the timer T3 continues to time up until n=4. Every time I do it, T3
The calculation result ■ is output for each period.
n=4となると、これは演算周期T2の到来であり、ス
テップST7の判定がYESとなり、制御終了でなけれ
ば(ステップ5T8)、変数nをリセットして(ステッ
プ5T9)、ステップST2に戻る。そして、新たに制
御演算を行い、■、。1を出力する。以後、上記と同様
にしてス・テップ5Tl−3T9の処理を繰り返す。When n=4, this means that the calculation cycle T2 has arrived, and the determination in step ST7 is YES, and if the control is not finished (step 5T8), the variable n is reset (step 5T9) and the process returns to step ST2. Then, perform a new control calculation, ■. Outputs 1. Thereafter, the processing in steps 5Tl-3T9 is repeated in the same manner as above.
(へ)発明の効果
この発明によれば、演算結果出力周期である第1の周期
よりも短い第2の周期で同値の演算結果を繰り返し、保
持出力するので、演算結果出力周期を長くなった場合で
も、出方レベル低下を軽減できる。(f) Effects of the invention According to this invention, the same calculation result is repeated and held and output in the second cycle, which is the calculation result output cycle, which is shorter than the first cycle, so the calculation result output cycle is lengthened. Even in this case, the drop in performance level can be reduced.
第1図は、この発明の一実施例制御装置の出力動作を説
明するための制御出力特性図、第2図は、この発明が実
施される制御装置のブロック図、第3図は同制御装置の
動作を説明するためのフロー図、第4図は、制御装置に
おける理想の制御出力特性図、第5図は、従来の制御装
置の制御出力特性図である。
1:デジタル演算回路、
2 : D/Aコンバータ、
4:ホールド回路。FIG. 1 is a control output characteristic diagram for explaining the output operation of a control device according to an embodiment of the present invention, FIG. 2 is a block diagram of a control device in which the present invention is implemented, and FIG. 3 is a control output characteristic diagram of the control device according to an embodiment of the present invention. FIG. 4 is an ideal control output characteristic diagram of the control device, and FIG. 5 is a control output characteristic diagram of a conventional control device. 1: Digital arithmetic circuit, 2: D/A converter, 4: Hold circuit.
Claims (1)
、第1の周期毎にコンデンサを含むホールド回路で保持
しつつ、出力する制御装置において、前記第1の周期を
、さらに短い第2の周期の複数に分割し、第2の周期毎
に前記演算結果値を同値で前記ホールド回路を介してサ
ンプリング出力するようにしたことを特徴とする制御装
置の出力方式。(1) In a control device that performs a desired calculation for control and outputs the calculation result while holding it in a hold circuit including a capacitor for each first period, the first period is changed to a shorter period. 2. An output method for a control device, characterized in that the calculation result value is divided into a plurality of periods of 2, and the same value of the calculation result value is sampled and outputted via the hold circuit every second period.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26013090A JPH04137009A (en) | 1990-09-27 | 1990-09-27 | Control device output method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26013090A JPH04137009A (en) | 1990-09-27 | 1990-09-27 | Control device output method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04137009A true JPH04137009A (en) | 1992-05-12 |
Family
ID=17343718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26013090A Pending JPH04137009A (en) | 1990-09-27 | 1990-09-27 | Control device output method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04137009A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002025389A1 (en) * | 2000-09-19 | 2002-03-28 | Fujitsu Limited | Digital servo control method, digital servo control device, storage device, and head position control method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647802A (en) * | 1979-09-27 | 1981-04-30 | Toshiba Corp | Analog output device |
-
1990
- 1990-09-27 JP JP26013090A patent/JPH04137009A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647802A (en) * | 1979-09-27 | 1981-04-30 | Toshiba Corp | Analog output device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002025389A1 (en) * | 2000-09-19 | 2002-03-28 | Fujitsu Limited | Digital servo control method, digital servo control device, storage device, and head position control method |
| US6653965B2 (en) * | 2000-09-19 | 2003-11-25 | Fujitsu Limited | Digital servo control method, digital Servo controller, storage device and head position control method |
| JPWO2002025389A1 (en) * | 2000-09-19 | 2004-02-12 | 富士通株式会社 | Digital servo control method, digital servo control device, storage device, and head position control method |
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