JPH04137084A - Ｉｃメモリカード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、たとえば画像データや文字データなどのデー
タを記憶するためのＩＣメモリカードに関する。

背景技術 近年、たとえば、ディジタル電子スチルカメラにおいて
は、撮像した画像を表わす画像データを記録する媒体と
して、半導体メモリを用いたＩＣメモリカードが使用さ
れるようになっている。

このようなＩＣメモリカードとしては、ＳＲＡＭ　（ス
タティクＲＡＮ）が多く適用されているが、最近では主
として経済性の点からＥＥＰＲＯＮ　（電気的に消去ま
たは再書込可能なＲＯＭ）を用いる傾向もある。したが
って、ディジタル電子スチルカメラシステムとしては、
ＩＣメモリカードに対するインタフェースがＳＲＡＭお
よびＥＥＰＲＯＭの双方に互換性があることが望ましい
。

たとえば、日本電子工業振興協会（ＪＥ　ＩＤＡ）から
「ＩＣメモリカードガイドライン」が提案されている。

このガイドラインの第３版では２０ビンのコネクタが定
義されている。たとえば、ＳＲＡＭのＩＣメモリカード
の場合、このＩＣメモリカードに入出力するデータバス
は８ビツトの並列転送バスであり、８端子を使用してい
る。これらの８端子は、メモリチップに読出しまたは書
込みされるデータのみならす、その記憶位置を指定する
アドレスにも使用される。このデータとアドレスとの区
別は、別な２つのステート端子の論理状態で指定される
。メモリチップの記憶領域を指定するアドレスが複数バ
イトで構成される場合は、これら２つのステート端子の
論理状態の組合せでそれらのバイトが指定される。

たとえば、８４にヒツトを越える記憶容量を有するＳＲ
ＡＭを用いたＩＣメモリカードの場合、アドレスが３が
イトにて構成されている。この場合、２つのステート端
子がともに低レベルｒＬＬＪの場合に下位バイトのアド
レスの読込み、ｒ　ＬＨＪの場合に中位バイトのアドレ
スの読込み、ｒ　ＨＬＪの場合に上位バイトのアドレス
の読込み、さらに、ステート端子の状態がｒ　ＨＨＪの
場合にはデータの読込み状態を示すようになっていた。

この他に、このＩＣメモリカードには、データの書込み
または読出しの場合に、読出しのためのタイミングクロ
ックが供給されるリードクロック端子と、データの書込
みのためのタイミングクロックが供給されるライトクロ
ック端子とが必要であっ−た。

このようなＩＣメモリカードでは、メモリチップの読出
し書込みを制御する制御回路を有し、複数／へイトのア
ドレスを受けると、それによってメモリチップの先頭ア
ドレスを設定する。制御回路はその後、クロック端子に
入力されるデータクロックに同期して順次アドレスを歩
進させ、メモリチップからデータを読み出し、またはこ
れに書き込む。

このように従来のＩＣメモリカードでは、外部装置すな
わちホストから与えられるアドレスやデータを共通の信
号線にて受け、その状態信号を２つのステート端子に受
けて、同じく外部装置から与えられる書込みまたは読出
しのためのクロックパルスに同期してメモリチップにデ
ータを蓄積し、またはこれから読み出すように構成され
ていた。

ところで、上述のように入出力端子の数が２０ピンのよ
うに規格されて、さらにメモリカードに他の機能を増加
させたい場合には、従来のピン数から少なくとも１つ以
上の端子を減少させる必要性が生じてきた。この場合、
既述のように、２つのステート端子を用いているので、
データの書込み状態と合わせて、４状態までしかとるこ
とができない。３バイトを越えるアドレスを必要とする
場合、言換すれば記憶容量が１８Ｍバイトを越えると、
状態信号を入力する端子が不足するという問題があった
。したがって、機能を増加させ、かつ記憶容量を大きく
したい場合に、従来の入出力方式では対応しきれないと
いう問題があった。

目　　　的 本発明はこのような従来技術の欠点を解消し、従来の端
子数にて、機能を増加させるための端子を確保すること
ができ、さらに３バイト以上のアドレスで指定できる記
憶容量を有するＩＣメモリカードを提供することを目的
とする。

発明の開示 本発明によれば、ホストに接続可能であり、ホストから
入力データを受け、またホストへデータを出力する入出
力手段と、データを蓄積する記憶領域を有する記憶手段
と、ホストから制御信号を受け、制御信号に応じて、入
力データを記憶手段に書き込み、また記憶手段からデー
タを読み出して入出力手段よりこれを出力する制御手段
とを有するＩＣメモリカードは、ホストより記憶領域の
アドレスを指定するアドレスを語単位でシリアルに受け
、アドレスの語を展開して記憶領域における記憶位置を
指定するアドレス手段と、記憶手段の記憶容量に関連し
た固定情報を生成する固定情報生成手段とを有し、制御
手段は、ホストから制御信号として固定情報の読出しを
指示されると、固定情報生成手段から固定情報を読み出
して入出力手段を通してホストへ転送する。

実施例の説明 次に添付図面を参照して本発明によるＩＣメモリカード
の実施例を詳細に説明する。第１図を参照と、本発明に
よるＩＣメモリカードの実施例は、日本電子工業振興協
会（ＪＥＩＤＡ）　　ｒ　ＩＣメモリカードカイトライ
ン」第３版で提唱されている２０ピンのＩ１０バスイン
タフェースを有するＩＣメモリカード１０を含む。メモ
リカード１０は、本実施例ではＮ（自然数）バイトのア
ドレスで指定可能なアドレス空間を有するＥＥＰＲＯＭ
　（電気的消去可能なプログラム可能なＲＯＭ　）チッ
プ１２を有する。

メモリカードｌＯのバスインタフェースは、同図に示す
ような端子ＤＡＴＡ、　Ｒ／−ｉｌ、−Ａ／Ｄ、および
ＢＣＫを含む。これらの端子は、たとえばディジタル電
子スチルカメラやパソコンなどのホスト処理装置（図示
せず〕に着脱可能に接続される。メモリカード１０は、
ホストから送られるアドレスの記憶位置にデータを蓄積
する場合、アドレスおよびデータをホストからのバスク
ロックｔｌＯＫに応動してＥＥＰＲＯＭ　１２への書き
込む。

ホストのバスに接続される端子ＤＡＴＡは、アドレス信
号やデータ信号の８ビツト入出力端子である。端子Ｒ／
−１１１は、バスＤＡＴＡがメモリカード１０からの出
力状態であるかまたはこれへの入力状態であるかの別を
指定する端子である。端子−Ａ／Ｄは、バスＤＡＴＡ上
の信号がデータかまたはアドレスであるかの別を指定す
る入力ポートである。本実施例では、ボー）　Ｒ／−Ｗ
および−Ａ／Ｄの論理状態がｒ　ＬＬＪｒ　）ＩＬＪ　
　ｒ　ＬＨＪおよびｒ　ＨＨＪのとき、パスＤＡＴＡ上
の信号がそれぞれアドレスの入力、後述する固定情報５
０（第３図）の出力、データの入力、およびデータの出
力であることを示す。

ＥＥＰＲＯＭ　１２の有効アドレス空間は１本実施例で
はＮ個の語、たとえばＮバイトのアドレスで指定される
。ホストは、これらＮバイトのアドレスをバスＤＡＴＡ
にシリアルに転送する。パスＤＡＴＡ上を転送される信
号がＮバイトのアドレスのうちのいずれであるかは、第
５図かられかるように、パスタロックＢＧＫを計数する
ことによって指定される。

同図では、バスクロックＢＣＫに同期して３バイトのア
ドレスＩＩＱ、　Ｉｌｌおよび雲２がバスＤＡＴＡ上に
ホストから入力される様子が示されている。その際、端
子Ｒ／−Ｗおよび−Ａ／Ｄの論理状態はｒ　ＬＬＪであ
る。また、この論理状態がｒ　ＨＬＪの場合は、端子Ｄ
ＡＴＡに入力されるデータがＥＥＰＲＯＭ　１２に書き
込まれるべきデータであることを示す。なお、これらの
端子以外にカードｌＯは、チップイネーブル、電源、地
気端子、および書込み禁止端子などを有するが、これら
は本発明の理解に直接関係ないので図示と説明を省略す
る。

ＩＣメモリカード１０は基本的には、ＥＥＰＲＯＭ　１
２の他に固定情報生成部１４、セレクタ１６および１８
、デコーダ２０、バッファ増幅器２２および２４、アド
レスカウンタ２７を有し、これらが第１図に示すように
接続されている。同図において、太線は８ビツトの並列
転送線を示す。これらの回路要素は、平坦なカード状の
支持体に搭載され、単一のメモリカードｌＯを生成して
いる。

固定情報生成部１４は、このメモリカード１０に固有の
情報すなわち固定情報５０を生成する回路であり、たと
えば布線論理の回路、またはＲＯＭにて構成される。固
定情報５０には、ＥＥＰＲＯＭ　１２の記憶容量を特定
する記憶容量データＤＩ、　Ｄ２が含まれる。

この記憶容量データＤＩ、　Ｄ２は、たとえば記憶容量
を直接表わすデータでよく、または特定のＥＥＦＲＯＭ
１２の形式もしくは種別を表わす符号でもよい。

固定情報５０はまた、ＥＥＰＲＯＭ　１２のタイプ、種
類、アクセス速度などの他の固有データを含んでもよい
。

固定情報５０は、本実施例では第３図に例示する１バイ
トのフォーマットをとり、その最下位２ビツトＤｌおよ
びＤ２がＥＥＰＲＯＭ　１２の記憶容量を示す。たとえ
ば、記憶容量データ［１１，［＋２がｒＬＬＪｒ　ＨＬ
Ｊ　　ｒ　ＬＨＪおよびｒ　ＨＨＪであると、ＥＥＰＲ
ＯＮ　！２の記憶容量がそれぞれ２５８．８４に、　Ｉ
ＥＩＮおよび４Ｇバイトであることを示す。このような
固定情報は、布線論理またはＲＯＭにて生成される。例
示した１バイトの固定情報５０など、ビット数の少ない
固定情報は、布線論理にて生成するのが有利である。

なお、ＥＥＰＲＯＭ　１２の記憶容量がそれぞれ２５６
゜６４に、　ＩＥＩＭまたは４Ｇバイトであれば、その
記憶位置を指定するアドレスはそれぞれ、ｌ、２．３ま
たは４バイトである。

第２図に１ビツト分の固定情報を生成する布線論理回路
１４の例を示す。この回路１４では、ポートＲ／−Ｗお
よび−Ａ／Ｄの論理状態がｒ　ＨＬＪのとき、固定情報
５０の読出しが指定され、インバータ６０を介してＡＮ
Ｄゲート６２が付勢される。これによって２人力ＡＮＤ
ゲート６４の一方の入力６６が付勢され、その他方の入
力６８の論理状態がその出カフ０に現われ、これはＯＲ
ゲート７２を通して出カフ４からセレクタ１６へ出力さ
れる。ボー）　Ｒ／−Ｗおよび−ＡＩＤの論理状態がｒ
　ＨＬＪ以外のときは、ＡＮＤゲート７８のみが付勢さ
れるので、バスＤＡＴＡのうちの１本ＤＡＴＡ−の論理
状態がＯＲゲート７２を通してセレクタ１６へ出力され
る。固定情報生成部１４は、このような回路を固定情報
のビ・ント数に相当する数だけ含む。

複数バイトの固定情報を生成する適用例では、生成部１
４はＲＯＭで構成するのが有利である。その場合は、第
１図に点線で示すように、バスクロックＢＣＫを計数す
るカウンタ２６が設けられ、その計数値出力２８で固定
情報生成部すなわちＲＯＭ　１４の読出しアドレスが指
定される。ＲＯＭ　１４は、このアドレス指定に応動し
て１バイトずつ固定情報５０をその出カフ４に出力する
。

セレクタ１６は、固定情報生成部１４の読出し出カフ４
とＥＥＰＲＯＭ　１２のデータ読出し出力３０とを択一
的に選択する選択回路である。その出力３２はバッファ
増幅器２２を通して／ヘスＤＡＴＡに接続されている。

セレクタ１６の選択動作はデコーダ２０によって制御さ
れる。デコーダ２０は、ポー）　Ｒ／−ｆｉｌおよび−
ＡＩＤの論理状態を復号し、バスクロックＢＣＫに同期
して制御線３４．３６．３８および４０を制御し、これ
によってセレクタ１６および１８、ならびにバッファ増
幅器２２および２４を制御する制御回路である。デコー
ダ２０からこのカード１０の、たとえばＥＥＦＲＯＭ１
２などの他の構成要素への制御線は、図の複雑化を避け
るため、図示を省略しである。

バスＤＡＴＡに接続されているセレクタ】８は、ＥＥＰ
ＲＯＮ　１２の記憶位置を指定するアドレスとしてバス
ＤＡＴＡにホストから送られてくるアドレスのバイトに
応じてアドレスカウンタ２７のバイト段を選択する選択
回路である。アドレスカウンタ２７は、ＥＥＰＲＯＭ　
１２の記憶位置アドレスをアドレス線４２によ。て新管
すふ計釣同蕗〒島為−アドレスカウンタ２７は、本実施
例ではＮバイトに対応する蓄積位置を有し、パスタロッ
クＢＣＫの立下りに同期してインクリメントする。

動作状態において、ホスト（図示せず）からメモリカー
ドｌＯにデータを書き込む場合、ポストは、第４図に示
すように、端子−Ａ／ＤおよびＲ／−Ｗを論理状態ｒ　
ＬＨＪにすることによってＥＥＰＲＯＭ　１２の記憶容
量を知ることができる。この論理状態に応動してカート
１０のデコーダ２０は、端子−Ａ／ＤおよびＲ／−Ｗの
状態を展開する。これが状態ｒ　ＬＨＪを示していると
、バスクロックＢＣＫの立下りで制御線３４を付勢し、
セレクタ１６を入カフ４を出力３２に接続する状態にす
る。これとともに、デコーダ２０は制御線３８によりバ
ッファ増幅器２２を駆動する。これによって、固定情報
生成部１４から固定情報５０がバスＤＡＴＡに読み出さ
れる。ホストは、そのビット旧およびＤ２を読み取るこ
とによって、ＥＥＰＲＯＭ　１２の記憶容量を知ること
ができる。したがってホストを青　ＥＥＰＲＯＭ　＋２
の７ド１７ス０闇の両室し−スソ、亜かフドレスの語長
、すなわちアドレスとして何バイトを転送すればよいか
を知ることができる。たとえば、固定情報５０のピッ）
ＤＩ、Ｄ２がｒ　ＬＨＪを示していれば、ＥＥＰＲＯＭ
　１２の記憶容量はｆ１４にバイトであり、ホストは３
バイトのアドレスをバスＤＡＴＡに与えればよい。

そこでホストは、第５図に示すように、端子−Ａ／Ｄお
よびＲ／−Ｗを状態ｒＬＬＪにしてＥＥＰＲＯＭ　１２
の書込みを行なうべき記憶位置の先頭アドレスをバスＤ
ＡＴＡに与える。第５図に示す例では、このアドレスは
３バイト雲０．　Ｉｌ！、　１１２を含み、この順に与
えられる。これとともにホストはバスクロックＢＣＫを
供６合する。

メモリカード１０のデコーダ２０は、端子−Ａ／Ｄおよ
びＲ／−Ｗを論理状態ｒ　ＬＬＪを展開し、最初のバス
クロックＢＣＫの立下りで制御線３６を付勢する。これ
によってセレクタ１Ｂは、その入力ＤＡＴＡを第１桁の
出力に接続し、アドレスの第１バイトＩＩＯがアドレス
カウンタ２７の第１バイト段に取り込まれる。同様にし
てデコーダ２０は、これに続くバスクロックＢＧＫの立
下りでセレクタ１６の第２桁の出力を選択し、アドレス
の第２バイト＃１がアドレスカウンタ２７の第２バイト
段に取り込まれる。同様にしてアドレスの第３バイトｓ
２もカウンタ２６の第３段に設定される。こうして、Ｅ
ＥＦＲＯＭ　１２のメモリ空間において書込みを行なう
記憶領域の先頭アドレスがカウンタ２６に設定された。

ホストは次に、端子−Ａ／ＤおよびＲ／−を状態ｒＨＬ
Ｊにし、書き込むべき１バイトのデータをバスＤＡＴＡ
に与える。デコーダ２０は、端子−Ａ／ＤおよびＲ／−
Ｗを論理状態ｒＨＬＪを展開し、最初のバスクロックＢ
ＣＫの立下りで制御線４０を付勢する。これによってバ
ッファ増幅器２４が駆動され、バスＤＡＴＡ上のデータ
は、ＥＥＰＲＯＭ　１２におけるアドレスカウンタ２７
の示すアドレスの記憶位置に書き込まれる。アドレスカ
ウンタ２７は、次のバスクロックＢＣＫでインクリメン
トし、こうしてホストは、ＥＥＰＲＯＭ　１２にデータ
を書き込むことができる。

本実施例では、ホストは、メモリカード１０にデータを
蓄積するに先立って、固定情報生成部１４で生成される
ＥＥＰＲＯＭ　１２の記憶容量を含んだ固定情報５０を
読み込むことができる。また、詳細な説明はしなかった
が、メモリカード１０からデータを読み出す場合も同様
に、ホストは固定情報５０を読み込むことができる。読
出しの場合、デコーダ２０は、端子−Ａ／ＤおよびＲ／
−１１１を論理状態ｒ　ＨＨＪを展開し、パスタロック
ＢＣＫの立下りで制御線３４および３６を制御し、セレ
クタ１６を入力３０の側にスイッチさせ、またバッファ
増幅器２２を付勢する。これによって、ＥＥＰＲＯＭ　
１２から読み出されるデータは、セレクタ１８およびバ
ッファ２２を通ってバスＤＡＴＡに出力される。

このようにホストは、メモリカーＦＩＯの読出しまたは
書込みに先立ってカード１０において利用可能なアドレ
ス空間の大きさを認識することができる。ホストに接続
されるメモリカーｔ”１０は、その有するＥＥＰＲＯＭ
　１２の記憶容量が不定である。本実施例では、この個
々のカード１０に固有の記憶容量に関連した記憶容量デ
ータが固定情報５０として固宇恰ｖＪ汗［＃郁１４から
子線され為、メモリカート１０は、その設計に応じて理
論的には無限のアドレス空間が利用可能である。本実施
例においてホストは、個々のメモリカード１０に固有の
利用可能なアドレス空間を知ることができ、したがって
アドレス空間の指定に必要なアドレスの語長を知ること
ができる。

固定情報５０がＲＯ）ｌの形で固定情報生成部１４より
生成される場合も同様である。固定情報が複数バイトを
含む場合、ホストは、固定情報のバイトに応じて複数の
バスクロックＢＣＫを生成する。カート１０のカウンタ
２ＢはこのクロックＢＣＫを計数し、ＲＯＭ　１４の読
出し記憶位置のアドレスがこれによって指定される。こ
うしてＲＯＭ　１４からバイト単位でシリアルに固定情
報がセレクタ１６およびバッファ２２を通してバスＤＡ
ＴＡに読み出される。

ところで第５図を参照すると、本実施例では、ＥＥＰＲ
ＯＭ　１２の記憶位置を指定するアドレスが下位バイト
から順にアドレスカウンタ２７の対応するバイト段に上
書きされる。したがってホストは、アドレスに台まれる
バイトのうネ下位の蛍ａすたえ＋複数バイトを書き替え
てアドレスカウンタ２７にバスＤＡＴＡに供給し、上位
のバイトはアドレスカウンタ２７に前の状態まま保持さ
せておくことによって、ＥＥＰＲＯＭ　１２のアドレス
空間のうちの所望の領域を巡回的に繰返しアクセスする
ことができる。

効　　果 このように本発明によれば、メモリカードのアドレス空
間を指定するアドレスのバイトをシリアルに与えること
ができ、その際、カードに含まれている固定情報を読み
出すことによってアドレス空間の大きさを知ることがで
きる。したがって、アドレス空間に論理的な制限はない
。また、ホストはアクセス可能な領域を認識でき、アド
レス空間の指定に必要なアドレスの語長を知ることがで
きる。

【図面の簡単な説明】

第１図は本発明によるＩＣメモリカードの実施例を示す
ブロック図、 第２図は、第１図に示す実施例における固定情報生成部
の構成例を示す機能回路図、 第３図は同実施例における固定情報のデータ形式を例示
する説明図、 第４図は同実施例における固定情報の読出しタイミング
を例示するタイミング図、 第５図は同実施例におけるアドレス指定のタイミングを
例示するタイミング図である。 １０、、。 ＋２．、。 １４、、。 ＩＪ１８．。 ２０、、。 ２６、、。 ２７、、。 主要部分の符号の説明 ＩＣメモリカード ＥＥＰＲＯＭチップ 固定情報生成部 セレクタ テコータ カウンタ アドレスカウンタ

Claims (1)

1. 【特許請求の範囲】 １、ホストに接続可能であり、前記ホストから入力デー
   タを受け、また該ホストへデータを出力する入出力手段
   と、データを蓄積する記憶領域を有する記憶手段と、前
   記ホストから制御信号を受け、該制御信号に応じて、前
   記入力データを前記記憶手段に書き込み、また該記憶手
   段からデータを読み出して前記入出力手段よりこれを出
   力する制御手段とを有するＩＣメモリカードにおいて、
   該カードは、 前記ホストより前記記憶領域のアドレスを指定するアド
   レスを語単位でシリアルに受け、該アドレスの語を展開
   して該記憶領域における記憶位置を指定するアドレス手
   段と、 前記記憶手段の記憶容量に関連した固定情報を生成する
   固定情報生成手段とを有し、 前記制御手段は、前記ホストから前記制御信号として前
   記固定情報の読出しを指示されると、前記固定情報生成
   手段から該固定情報を読み出して前記入出力手段を通し
   て前記ホストへ転送することを特徴とするＩＣメモリカ
   ード。 ２、請求項１に記載のカードにおいて、 該カードは、前記記憶手段の出力および前記固定情報生
   成手段の出力を選択的に前記入出力手段に接続する選択
   手段を有し、 前記制御手段は、前記固定情報の読出しを指示されると
   、前記選択手段を制御して前記固定情報生成手段の出力
   を選択的に前記入出力手段に接続することを特徴とする
   ＩＣメモリカード。