JPH0413715Y2 - - Google Patents
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- Publication number
- JPH0413715Y2 JPH0413715Y2 JP3158885U JP3158885U JPH0413715Y2 JP H0413715 Y2 JPH0413715 Y2 JP H0413715Y2 JP 3158885 U JP3158885 U JP 3158885U JP 3158885 U JP3158885 U JP 3158885U JP H0413715 Y2 JPH0413715 Y2 JP H0413715Y2
- Authority
- JP
- Japan
- Prior art keywords
- matrix circuit
- cpu
- scanning
- scanning lines
- matrix
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 239000011159 matrix material Substances 0.000 claims description 40
- 238000010586 diagram Methods 0.000 description 2
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- Input From Keyboards Or The Like (AREA)
Description
【考案の詳細な説明】
（考案の技術分野）
本考案は、パーソナルコンピユータやワードプ
ロセツサ等の入力装置として用いられるキーボー
ド入力装置に関し、特に、走査線を共通にする二
つのマトリクス回路を備えるキーボード入力装置
に関する。
ロセツサ等の入力装置として用いられるキーボー
ド入力装置に関し、特に、走査線を共通にする二
つのマトリクス回路を備えるキーボード入力装置
に関する。
（考案の技術的背景）
第２図には従来のこの種のキーボード入力装置
が示され、この入力装置は第１のマトリクス回路
１と第２のマトリクス回路２とを備えている。第
１のマトリクス回路１の走査線X0〜Xnはデコー
ダ３に接続され、第２のマトリクス回路２の走査
線Xn+1〜Xoはデコーダ４に接続されている。そ
して、これらのマトリクス回路１及び２は走査線
X0〜Xn及び走査線Xn+1〜Xoと交差する共通の走
査線Y0〜Y7を有し、これら走査線Y0〜Y7にはプ
ルアツプ抵抗５を介して電源６により所定の電圧
が印加されている。走査線Y0〜Y7はCPU７の入
力ポートに接続されて該CPU７に走査され、
CPU７の出力ポートにはデコーダ３及び４の入
力側が接続されている。
が示され、この入力装置は第１のマトリクス回路
１と第２のマトリクス回路２とを備えている。第
１のマトリクス回路１の走査線X0〜Xnはデコー
ダ３に接続され、第２のマトリクス回路２の走査
線Xn+1〜Xoはデコーダ４に接続されている。そ
して、これらのマトリクス回路１及び２は走査線
X0〜Xn及び走査線Xn+1〜Xoと交差する共通の走
査線Y0〜Y7を有し、これら走査線Y0〜Y7にはプ
ルアツプ抵抗５を介して電源６により所定の電圧
が印加されている。走査線Y0〜Y7はCPU７の入
力ポートに接続されて該CPU７に走査され、
CPU７の出力ポートにはデコーダ３及び４の入
力側が接続されている。
かかる構造のキーボード入力装置において、
CPU７からスキヤン信号が出力されると、各デ
コーダ３及び４はスキヤン信号をデコードし、対
応する走査線X0〜Xn又はXn+1〜Xoを選択してい
ずれか一つの走査線X0〜Xoに「Ｌ」の信号を出
力する。一方、CPU７はスキヤン信号を出力す
る毎に走査線Y0〜Y7を順次走査する。従つて、
走査線X0〜Xn及びXn+1〜Xoと走査線Y0〜Y7と
のいずれかの交差位置、例えば、X1とY3との交
差位置に対応するキーが押圧されていると、Y3
→X1の経路で電流が流れ、走査線Y3に接続され
ているCPU７の入力ポートが「Ｌ」になるので、
CPU７は上記押圧されているキーを検出すると
共にこのキーコードをホストコンピユータに出力
する。
CPU７からスキヤン信号が出力されると、各デ
コーダ３及び４はスキヤン信号をデコードし、対
応する走査線X0〜Xn又はXn+1〜Xoを選択してい
ずれか一つの走査線X0〜Xoに「Ｌ」の信号を出
力する。一方、CPU７はスキヤン信号を出力す
る毎に走査線Y0〜Y7を順次走査する。従つて、
走査線X0〜Xn及びXn+1〜Xoと走査線Y0〜Y7と
のいずれかの交差位置、例えば、X1とY3との交
差位置に対応するキーが押圧されていると、Y3
→X1の経路で電流が流れ、走査線Y3に接続され
ているCPU７の入力ポートが「Ｌ」になるので、
CPU７は上記押圧されているキーを検出すると
共にこのキーコードをホストコンピユータに出力
する。
（背景技術の問題点）
さて、第２のマトリクス回路２にキー入力があ
つた場合、例えば、走査線Y5とXn+2との交差位
置のキーが押圧された場合に、第１のマトリクス
回路１の走査線Y3，Y5と走査線X1との各交差位
置の二つのキーが既に誤つて押圧されていたとす
ると、CPU７の走査時点では走査線Y3とY5は導
通状態（Ｌ）になつている。従つて、CPU７が
第２のマトリクス回路２をロールオーバ機能動作
により走査すると、Y5→Xn+2の経路で電流が流
れるだけでなく、Y3→Xn+2の経路でリーク電流
が流れることから、CPU７は走査線Y5とXn+2及
びY3とXn+2の各交差位置のキーを検出し、両キ
ーのキーコードをホストコンピユータに出力して
しまう。
つた場合、例えば、走査線Y5とXn+2との交差位
置のキーが押圧された場合に、第１のマトリクス
回路１の走査線Y3，Y5と走査線X1との各交差位
置の二つのキーが既に誤つて押圧されていたとす
ると、CPU７の走査時点では走査線Y3とY5は導
通状態（Ｌ）になつている。従つて、CPU７が
第２のマトリクス回路２をロールオーバ機能動作
により走査すると、Y5→Xn+2の経路で電流が流
れるだけでなく、Y3→Xn+2の経路でリーク電流
が流れることから、CPU７は走査線Y5とXn+2及
びY3とXn+2の各交差位置のキーを検出し、両キ
ーのキーコードをホストコンピユータに出力して
しまう。
また、ロツクアウト機能動作する場合には走査
線Y3とXn+2のキー、即ち、誤つて押圧したキー
をCPU７が検出してしまうので、ホストコンピ
ユータにやはり誤キーコードを出力してしまう。
線Y3とXn+2のキー、即ち、誤つて押圧したキー
をCPU７が検出してしまうので、ホストコンピ
ユータにやはり誤キーコードを出力してしまう。
（考案の目的）
本考案の目的は、走査線を共通にする二つのマ
トリクス回路を備える場合に一方のマトリクス回
路に対応するキーが誤つて押圧されていても他方
のマトリクス回路から正確にキー入力を検出し、
かつそのキーコードのみを送出することができる
キーボード入力装置を提供することにある。
トリクス回路を備える場合に一方のマトリクス回
路に対応するキーが誤つて押圧されていても他方
のマトリクス回路から正確にキー入力を検出し、
かつそのキーコードのみを送出することができる
キーボード入力装置を提供することにある。
（考案の概要）
本考案は、走査線を共通にする二つのマトリク
ス回路の間にスリーステートバツフアを挿入し、
一方のマトリクス回路の走査終了でこのスリース
テートバツフアをハイインピーダンス状態に変化
させて前記両マトリクス回路を電気的に切り離す
ことを特徴とする。
ス回路の間にスリーステートバツフアを挿入し、
一方のマトリクス回路の走査終了でこのスリース
テートバツフアをハイインピーダンス状態に変化
させて前記両マトリクス回路を電気的に切り離す
ことを特徴とする。
（考案の実施例）
以下、本考案の実施例を図面を参照して詳細に
説明する。
説明する。
第１図には本考案に係るキーボード入力装置が
示され、このキーボード入力装置は第１のマトリ
クス回路１と第２のマトリクス回路２とを備えて
いる。第１のマトリクス回路１の走査線X0〜Xn
はデコーダ３に接続され、第２のマトリクス回路
２のXn+1〜Xoはデコーダ４に接続されている。
これらデコーダ３及び４は非走査時には全ての走
査線X0〜Xn及びXn+1〜Xoに「Ｈ」を出力してい
る。第１及び第２のマトリクス回路１，２は共通
の走査線Y0〜Y7を有している。これらの走査線
Y0〜Y7は走査線X0〜Xn及びXn+1〜Xoと交差し、
各交差位置には図示しないキーが配設されてい
る。走査線Y0〜Y7にはプルアツプ抵抗５を介し
て電源６により、例えば、5Vの電圧が印加され
ている。そして、走査線Y0〜Y7はCPU７の入力
ポートにそれぞれ接続され、CPU７の出力ポー
トはデコーダ３及び４の入力側に接続されてい
る。
示され、このキーボード入力装置は第１のマトリ
クス回路１と第２のマトリクス回路２とを備えて
いる。第１のマトリクス回路１の走査線X0〜Xn
はデコーダ３に接続され、第２のマトリクス回路
２のXn+1〜Xoはデコーダ４に接続されている。
これらデコーダ３及び４は非走査時には全ての走
査線X0〜Xn及びXn+1〜Xoに「Ｈ」を出力してい
る。第１及び第２のマトリクス回路１，２は共通
の走査線Y0〜Y7を有している。これらの走査線
Y0〜Y7は走査線X0〜Xn及びXn+1〜Xoと交差し、
各交差位置には図示しないキーが配設されてい
る。走査線Y0〜Y7にはプルアツプ抵抗５を介し
て電源６により、例えば、5Vの電圧が印加され
ている。そして、走査線Y0〜Y7はCPU７の入力
ポートにそれぞれ接続され、CPU７の出力ポー
トはデコーダ３及び４の入力側に接続されてい
る。
走査線Y0〜Y7の第１及び第２のマトリクス回
路１，２間にはスリーステートバツフア８が挿入
されている。このスリーステートバツフア８は制
御端子に「Ｌ」の信号が入力されると入力信号を
そのまま出力し、「Ｈ」の信号が入力されるとハ
イインピーダンス状態に保持される。スリーステ
ートバツフア８の制御端子には入力否定のNOR
ゲート９の出力側が接続され、NORゲート９の
否定入力側には走査線X0〜Xnがそれぞれ接続さ
れている。
路１，２間にはスリーステートバツフア８が挿入
されている。このスリーステートバツフア８は制
御端子に「Ｌ」の信号が入力されると入力信号を
そのまま出力し、「Ｈ」の信号が入力されるとハ
イインピーダンス状態に保持される。スリーステ
ートバツフア８の制御端子には入力否定のNOR
ゲート９の出力側が接続され、NORゲート９の
否定入力側には走査線X0〜Xnがそれぞれ接続さ
れている。
次に、本考案に係るキーボード入力装置の動作
を説明する。
を説明する。
CPU７がスキヤン信号を出力すると、各デコ
ーダ３及び４はこのスキヤン信号をデコードし、
自己に接続されている走査線X0〜Xn又はXn+1〜
Xoのいずれかを選択し、選択した走査線に「Ｌ」
の信号を出力する。即ち、例えば、CPU７から
「0011」を示すスキヤン信号が出力された場合に
は、デコーダ３がこのスキヤン信号をデコード
し、走査線X3に「Ｌ」の信号を出力する。そし
て、CPU７はスキヤン信号を出力する毎に走査
線Y0〜Y7を順次走査する。一方、走査線X3が
「Ｌ」になると、NORゲート９からは「Ｌ」の信
号が出力されるので、スリーステートバツフア８
はゲートを開く。従つて、例えば、走査線X3と
走査線Y3との交差位置のキーが押圧されている
と、走査線Y3の走査時にCPU７に「Ｌ」の信号
が入力されるので、CPU７は上記キーが押され
たことを検出すると共に該キーのキーコードをホ
ストコンピユータに出力する。
ーダ３及び４はこのスキヤン信号をデコードし、
自己に接続されている走査線X0〜Xn又はXn+1〜
Xoのいずれかを選択し、選択した走査線に「Ｌ」
の信号を出力する。即ち、例えば、CPU７から
「0011」を示すスキヤン信号が出力された場合に
は、デコーダ３がこのスキヤン信号をデコード
し、走査線X3に「Ｌ」の信号を出力する。そし
て、CPU７はスキヤン信号を出力する毎に走査
線Y0〜Y7を順次走査する。一方、走査線X3が
「Ｌ」になると、NORゲート９からは「Ｌ」の信
号が出力されるので、スリーステートバツフア８
はゲートを開く。従つて、例えば、走査線X3と
走査線Y3との交差位置のキーが押圧されている
と、走査線Y3の走査時にCPU７に「Ｌ」の信号
が入力されるので、CPU７は上記キーが押され
たことを検出すると共に該キーのキーコードをホ
ストコンピユータに出力する。
CPU７の第１のマトリクス回路１のスキヤン
動作が終了し、第２のマトリクス回路２のスキヤ
ン動作に移ると、デコーダ３からの出力は全て
「Ｈ」になるので、NORゲート９からは「Ｈ」の
信号が出力される。従つて、スリーステートバツ
フア８はこの「Ｈ」信号の入力でハイインピーダ
ンス状態に保持される。よつて、第１のマトリク
ス回路１は第２のマトリクス回路２から電気的に
切り離された状態となる。この結果、CPU７は
第１のマトリクス回路１の影響を受けずに、第２
のマトリクス回路２のスキヤン動作を行うことが
できる。即ち、例えば、第２のマトリクス回路２
の走査線Y5とXn+2との交差位置のキーが押圧さ
れた時点で第１のマトリクス回路１の走査線Y3，
Y5と走査線X1との各交差位置の二つのキーが既
に肘等によつて押圧されている場合に、CPU７
がロールオーバ機能動作によりY0〜Y7を走査し
ても走査線Y3は非導通なので、CPU７には走査
線Y5から「Ｌ」信号が入力されるだけである。
従つて、CPU７は走査線Y5とXn+2との交差位置
のキーのみを検出し、このキーコードをホストコ
ンピユータに出力する。また、CPU７がロツク
アウト機能動作で走査する場合には、走査線Y5
とXn+2との交差位置のキーのみを検出し、この
キーコードをホストコンピユータに出力する。よ
つて、ホストコンピユータには正しいキーコード
が入力されることになる。
動作が終了し、第２のマトリクス回路２のスキヤ
ン動作に移ると、デコーダ３からの出力は全て
「Ｈ」になるので、NORゲート９からは「Ｈ」の
信号が出力される。従つて、スリーステートバツ
フア８はこの「Ｈ」信号の入力でハイインピーダ
ンス状態に保持される。よつて、第１のマトリク
ス回路１は第２のマトリクス回路２から電気的に
切り離された状態となる。この結果、CPU７は
第１のマトリクス回路１の影響を受けずに、第２
のマトリクス回路２のスキヤン動作を行うことが
できる。即ち、例えば、第２のマトリクス回路２
の走査線Y5とXn+2との交差位置のキーが押圧さ
れた時点で第１のマトリクス回路１の走査線Y3，
Y5と走査線X1との各交差位置の二つのキーが既
に肘等によつて押圧されている場合に、CPU７
がロールオーバ機能動作によりY0〜Y7を走査し
ても走査線Y3は非導通なので、CPU７には走査
線Y5から「Ｌ」信号が入力されるだけである。
従つて、CPU７は走査線Y5とXn+2との交差位置
のキーのみを検出し、このキーコードをホストコ
ンピユータに出力する。また、CPU７がロツク
アウト機能動作で走査する場合には、走査線Y5
とXn+2との交差位置のキーのみを検出し、この
キーコードをホストコンピユータに出力する。よ
つて、ホストコンピユータには正しいキーコード
が入力されることになる。
（考案の効果）
本考案によれば、共通の走査線を含む二つのマ
トリクス回路を備えるキーボード入力装置におい
て、両マトリクス回路の間で前記共通の走査線に
スリーステートバツフアを挿入するようにしたこ
とで、スリーステートバツフアに一方のマトリク
ス回路の走査の終了を示す信号を入力するだけで
両マトリクス回路を電気的に分離することができ
る。従つて、一方のマトリクス回路に対応するキ
ーが誤つて押圧されていても他方のマトリクス回
路に対応するキーのキーコードのみをホストコン
ピユータに出力することが可能なキーボード入力
装置を提供することができる。
トリクス回路を備えるキーボード入力装置におい
て、両マトリクス回路の間で前記共通の走査線に
スリーステートバツフアを挿入するようにしたこ
とで、スリーステートバツフアに一方のマトリク
ス回路の走査の終了を示す信号を入力するだけで
両マトリクス回路を電気的に分離することができ
る。従つて、一方のマトリクス回路に対応するキ
ーが誤つて押圧されていても他方のマトリクス回
路に対応するキーのキーコードのみをホストコン
ピユータに出力することが可能なキーボード入力
装置を提供することができる。
第１図は本考案に係るキーボード入力装置の回
路図、第２図は従来のキーボード入力装置の回路
図である。 １，２……マトリクス回路、７……CPU、８
……スリーステートバツフア、９……NORゲー
ト。
路図、第２図は従来のキーボード入力装置の回路
図である。 １，２……マトリクス回路、７……CPU、８
……スリーステートバツフア、９……NORゲー
ト。
Claims (1)
- 共通の走査線を含む二つのマトリクス回路を備
えるキーボード入力装置において、前記走査線に
前記一方のマトリクス回路と前記他方のマトリク
ス回路との間で挿入され、一方のマトリクス回路
の走査終了で前記両マトリクス回路を電気的に切
り離すべくハイインピーダンス状態に切り換わる
スリーステートバツフアを有することを特徴とす
るキーボード入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3158885U JPH0413715Y2 (ja) | 1985-03-07 | 1985-03-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3158885U JPH0413715Y2 (ja) | 1985-03-07 | 1985-03-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61152131U JPS61152131U (ja) | 1986-09-20 |
| JPH0413715Y2 true JPH0413715Y2 (ja) | 1992-03-30 |
Family
ID=30532321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3158885U Expired JPH0413715Y2 (ja) | 1985-03-07 | 1985-03-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0413715Y2 (ja) |
-
1985
- 1985-03-07 JP JP3158885U patent/JPH0413715Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61152131U (ja) | 1986-09-20 |
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