JPS5880751A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS5880751A JPS5880751A JP56179506A JP17950681A JPS5880751A JP S5880751 A JPS5880751 A JP S5880751A JP 56179506 A JP56179506 A JP 56179506A JP 17950681 A JP17950681 A JP 17950681A JP S5880751 A JPS5880751 A JP S5880751A
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- JP
- Japan
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- circuit
- data
- tracing
- address
- processing device
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は制御用計算機を使用したプラント制御システ
ムのプログラムに起こる誤りを検出、診断するデータ処
理装置に関するものである。
ムのプログラムに起こる誤りを検出、診断するデータ処
理装置に関するものである。
第１図はこの種のデータ処理装置を適用した一般的な制
御系統図で、中央処理装置（Ｃθｎｔｒａｌｐｒｏｃｅ
ｓｓｏｒ ｕｎｉｔ 以下単にＣＰＵと言う）（１）は
プログラムメモリ（δ）のアドレスを指定して命令コー
ドを読み出すとともにデータライン（２）、アドレスラ
イン（８）およびコントロールライン（４）を介して入
出力部（６） ＄ （γ） 、 （８）に各種の信号を
転送して、与えら扛た仕事を処理すべく必要な演算およ
び処理を実行してお９、ここで、データライン（２）、
アドレスライン（８）およびコントロールライン（４）
のバスデータがデータ処理装置（９）によってトレース
され、こ扛によってプログラムの誤りを検出している。
御系統図で、中央処理装置（Ｃθｎｔｒａｌｐｒｏｃｅ
ｓｓｏｒ ｕｎｉｔ 以下単にＣＰＵと言う）（１）は
プログラムメモリ（δ）のアドレスを指定して命令コー
ドを読み出すとともにデータライン（２）、アドレスラ
イン（８）およびコントロールライン（４）を介して入
出力部（６） ＄ （γ） 、 （８）に各種の信号を
転送して、与えら扛た仕事を処理すべく必要な演算およ
び処理を実行してお９、ここで、データライン（２）、
アドレスライン（８）およびコントロールライン（４）
のバスデータがデータ処理装置（９）によってトレース
され、こ扛によってプログラムの誤りを検出している。
第２図はこのデータ処理装置（９）の詳細な栴成を示す
ブロック図で、図中−はデータ処理装置（９）の制御お
よびデータの解析を行う下位中央処理装置（以下サブＣ
ＰＵと言う）％（１１）はトレースに必要な情報を記憶
するメモリ、（旧はアドレスおよびコントロールライン
、（１Ｂ）はデータライン、＜１＋）はトレースを停止
するアドレス（以下、トレースストップアドレス）を書
き込むラッチメモリ、（四はトレースの実行およびデー
タ回路の切替えを行うトレースコントロール回路、Ｃ１
（ｉ）はラッチメモリ（１４）のアドレスデータとアド
レスライン（８）のデータが一致したことで信号を発生
するアドレス一致回路、へ７）はトレースの実行および
停止を行うＤ型のフリップフロップ回路、（ト）はトレ
ースコントロール回路の信号に基づいて動作する切替回
路、（ＩＩ））はデータライン（２）、アドレスライン
（８）およびコントロールライン（４）のデータを記憶
するトレースメモリ回路をそれぞ扛示す。
ブロック図で、図中−はデータ処理装置（９）の制御お
よびデータの解析を行う下位中央処理装置（以下サブＣ
ＰＵと言う）％（１１）はトレースに必要な情報を記憶
するメモリ、（旧はアドレスおよびコントロールライン
、（１Ｂ）はデータライン、＜１＋）はトレースを停止
するアドレス（以下、トレースストップアドレス）を書
き込むラッチメモリ、（四はトレースの実行およびデー
タ回路の切替えを行うトレースコントロール回路、Ｃ１
（ｉ）はラッチメモリ（１４）のアドレスデータとアド
レスライン（８）のデータが一致したことで信号を発生
するアドレス一致回路、へ７）はトレースの実行および
停止を行うＤ型のフリップフロップ回路、（ト）はトレ
ースコントロール回路の信号に基づいて動作する切替回
路、（ＩＩ））はデータライン（２）、アドレスライン
（８）およびコントロールライン（４）のデータを記憶
するトレースメモリ回路をそれぞ扛示す。
第２図において、ザブｃ ｐ Ｕ （１０）によってデ
ータ解析を行うべく入出力回路に対応するアドレスをラ
ッチメモリ０４）に書き込んだ状態で、トレースを指令
すると、トレースコントロール回路（ロ）の６端子の出
力によってフリップフロップ回路（１７）がセットさ扛
、これによってデータライン（２）、アドレスライン（
３）およびコントロールライン（４）のデータが切替回
路０８）を介してトレースメモリ回路（１９）に書き込
まｎる。つまりトレースが行なわ扛る。次に、ラッチメ
モリ（Ｉ４）のアドレスデータとアドレスライン（３）
のデータが一致したことで一致回路（１６）が信号を発
生し、続いてコントロールライン（２）に入出力指令が
転送されるタイミングでフリップフロップ回路Ｑすがリ
セットされ、こγしによってトレースが停止さ扛る。こ
こで、サブＣＰ Ｕ （１０）がトレースコントロール
回路に）を反転させると切替回路（四がトレースメモリ
回路（］８）をｃ ｐ Ｕ’（１）側からザブＣＰＵ叫
側に切替える。この結果、サブＣＰＵ（（ロ）がトレー
スメモリ回路（１９）のデータを読み取り必要な解析を
行うことができる。
ータ解析を行うべく入出力回路に対応するアドレスをラ
ッチメモリ０４）に書き込んだ状態で、トレースを指令
すると、トレースコントロール回路（ロ）の６端子の出
力によってフリップフロップ回路（１７）がセットさ扛
、これによってデータライン（２）、アドレスライン（
３）およびコントロールライン（４）のデータが切替回
路０８）を介してトレースメモリ回路（１９）に書き込
まｎる。つまりトレースが行なわ扛る。次に、ラッチメ
モリ（Ｉ４）のアドレスデータとアドレスライン（３）
のデータが一致したことで一致回路（１６）が信号を発
生し、続いてコントロールライン（２）に入出力指令が
転送されるタイミングでフリップフロップ回路Ｑすがリ
セットされ、こγしによってトレースが停止さ扛る。こ
こで、サブＣＰ Ｕ （１０）がトレースコントロール
回路に）を反転させると切替回路（四がトレースメモリ
回路（］８）をｃ ｐ Ｕ’（１）側からザブＣＰＵ叫
側に切替える。この結果、サブＣＰＵ（（ロ）がトレー
スメモリ回路（１９）のデータを読み取り必要な解析を
行うことができる。
従来のデータ処理装置は以上のように構成さ扛ているの
で、トレース停止用のストップアドレスは１箇所しか指
定できないために、プログラムの容量が大きくなるなど
、プログラムに起こる誤りを検出するのに時間がかかり
、プラントの運転中に発生するトラブルの解析に対して
はトレース装置の有する機能を殆んど発揮できないとい
う欠点があった。
で、トレース停止用のストップアドレスは１箇所しか指
定できないために、プログラムの容量が大きくなるなど
、プログラムに起こる誤りを検出するのに時間がかかり
、プラントの運転中に発生するトラブルの解析に対して
はトレース装置の有する機能を殆んど発揮できないとい
う欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、トレース停止用のストップアドレ
スを複数個指定できるようにして、プログラムの誤りを
迅速に発見し得るデータ処理装置を提供することを目的
とする。
めになされたもので、トレース停止用のストップアドレ
スを複数個指定できるようにして、プログラムの誤りを
迅速に発見し得るデータ処理装置を提供することを目的
とする。
以下、添付図面を参照して本発明の一実施例について説
明する。
明する。
第３図は本発明のデータ処理装置の構成を示すブロック
図で、図中第２図と同一符号を付したものはそｎぞれ同
−塘たは同効の要素を示し、と扛ら以外の（財）はトレ
ースストップアドレスを書き込むためのアドレス一致お
よびライトコントロール回路、＋Ｚｌｌはサブｃ ｐ
Ｕ （１０）側のアドレス、コントロールライン（１２
１を後述するストップアドレスメモリ回路図に接続する
か、あるいは、ＣＰＵ（１）側のアドレスライン（３）
をストップアドレスメモリ回路（〃）に接続する切替回
路、閘は複数のトレースストップアドレスを記憶すると
ともにこのトレースストップアドレスとＣＰ Ｕ （１
）側のアドレスライン（８）の ５− データが一致したことで信号を発生するストップアドレ
スメモリ回路（以下単にメモリ回路と言うリー１はサブ
ＣＰ Ｕ （１，０）側のデータライン０３）をメモリ
回路（２２１Ｋ接続するか、あるいは、メモリ回路図を
ＡＮＤ回路（岡に接続する切替回路、−・）はＡＮＤ回
路（２５）の出力に基いてサブＣＰＵαＯ）に割込みを
かりる割込ラインをそ扛ぞれ示す。
図で、図中第２図と同一符号を付したものはそｎぞれ同
−塘たは同効の要素を示し、と扛ら以外の（財）はトレ
ースストップアドレスを書き込むためのアドレス一致お
よびライトコントロール回路、＋Ｚｌｌはサブｃ ｐ
Ｕ （１０）側のアドレス、コントロールライン（１２
１を後述するストップアドレスメモリ回路図に接続する
か、あるいは、ＣＰＵ（１）側のアドレスライン（３）
をストップアドレスメモリ回路（〃）に接続する切替回
路、閘は複数のトレースストップアドレスを記憶すると
ともにこのトレースストップアドレスとＣＰ Ｕ （１
）側のアドレスライン（８）の ５− データが一致したことで信号を発生するストップアドレ
スメモリ回路（以下単にメモリ回路と言うリー１はサブ
ＣＰ Ｕ （１，０）側のデータライン０３）をメモリ
回路（２２１Ｋ接続するか、あるいは、メモリ回路図を
ＡＮＤ回路（岡に接続する切替回路、−・）はＡＮＤ回
路（２５）の出力に基いてサブＣＰＵαＯ）に割込みを
かりる割込ラインをそ扛ぞれ示す。
次に、動作について説明する。先ず、サブＣＰＵ（殉が
トレースコントロール回路■）の出力端子Ｑ□に「１」
の信号を発生せしめ、且つ、複数のトレースストップア
ドレスを指定すると、アドレス一致およびライトコント
ロール回路（財）、ならびｒ１切替回路（２１１を経由
して指定さｔ″したメモリ回路□□□）のアドレスに、
切替回路−１を経由してデータ「１」が書き込ましる。
トレースコントロール回路■）の出力端子Ｑ□に「１」
の信号を発生せしめ、且つ、複数のトレースストップア
ドレスを指定すると、アドレス一致およびライトコント
ロール回路（財）、ならびｒ１切替回路（２１１を経由
して指定さｔ″したメモリ回路□□□）のアドレスに、
切替回路−１を経由してデータ「１」が書き込ましる。
この場合、メモリ回路図は入出力部Ｌ６）＊ （７）
ｌ （８）（実際には多数）の全アドレス空間と同じ容
量を持っており、例えば、入出力部（６） ｓ （’ｒ
） ｓ （ａ）のアドレスＡ、Ａ２Ａ３Ａ、、Ｂ、Ｂ２
Ｂ３Ｂ、、Ｃ□Ｃ２Ｃ３Ｃ４の３箇所でトレースを停止
する場合には、サブＣＰＵ ６− （１０）によってメモリ回路（〃）のアドレスＡよＡ、
Ａ３Ａ、。
ｌ （８）（実際には多数）の全アドレス空間と同じ容
量を持っており、例えば、入出力部（６） ｓ （’ｒ
） ｓ （ａ）のアドレスＡ、Ａ２Ａ３Ａ、、Ｂ、Ｂ２
Ｂ３Ｂ、、Ｃ□Ｃ２Ｃ３Ｃ４の３箇所でトレースを停止
する場合には、サブＣＰＵ ６− （１０）によってメモリ回路（〃）のアドレスＡよＡ、
Ａ３Ａ、。
Ｂ□Ｂ２Ｂ３Ｂ４．Ｃ１Ｃ２Ｃ３Ｃ４のそ扛ぞ扛にデー
タ「１」を書き込んでおけばよい。
タ「１」を書き込んでおけばよい。
続イて、サブＣＰ Ｕ （Ｉｆυがトレースコントロー
ル回路（１５）の出力状態を反転させて、Ｑ□端子を「
０」にＱ−２端子を「１」にすると、切替回路（ト）は
ＣＰ Ｕ （１）側にユノ替わり、ノリツブフロップ回
路０７）もセットされ、こしによってトレースがυ「ｊ
始される。
ル回路（１５）の出力状態を反転させて、Ｑ□端子を「
０」にＱ−２端子を「１」にすると、切替回路（ト）は
ＣＰ Ｕ （１）側にユノ替わり、ノリツブフロップ回
路０７）もセットされ、こしによってトレースがυ「ｊ
始される。
一方、このトレース中は切替回路（２１１が、アドレス
ライン（８）とメモリ回路（〃）とを接続する側に切替
わシ、同時に、切替回路１２８１がメモリ回路（〃）と
ＡＮＤ回路（岡とを接続する側に切替えられる。この結
果、メモリ回路（碑はＣＰ Ｕ （１）側のアドレスラ
イン（８）のデータを選択し、ちょうど、メモリ回路μ
にデータ「１」が書き込ま扛たアドレスＡＩＡ２Ａ！３
Ａ４゜ＢＩＢ２Ｂ、Ｂ４．ＣＩＣ２Ｃ３Ｃ４の何しかに
一致するアドレス信号をＣＰ Ｕ （１）が転送したと
きに、メモリ回路（〃）が１１」の信号を、切替回路ｔ
ｆｆｌｌを介してＡＮ Ｄ ［！？Ｊ路■）に加える。
ライン（８）とメモリ回路（〃）とを接続する側に切替
わシ、同時に、切替回路１２８１がメモリ回路（〃）と
ＡＮＤ回路（岡とを接続する側に切替えられる。この結
果、メモリ回路（碑はＣＰ Ｕ （１）側のアドレスラ
イン（８）のデータを選択し、ちょうど、メモリ回路μ
にデータ「１」が書き込ま扛たアドレスＡＩＡ２Ａ！３
Ａ４゜ＢＩＢ２Ｂ、Ｂ４．ＣＩＣ２Ｃ３Ｃ４の何しかに
一致するアドレス信号をＣＰ Ｕ （１）が転送したと
きに、メモリ回路（〃）が１１」の信号を、切替回路ｔ
ｆｆｌｌを介してＡＮ Ｄ ［！？Ｊ路■）に加える。
このような状態でＣＰ Ｕ （１）がコントロールライ
ン（２）を介してデータを転送するとＡＮＤ回路（側が
フリップフロップ回路（Ｉ７）をリセットせしめ、こ肚
によってトレースが停止さ扛、同時にサブＣＰ Ｉｌ
（Ｒｊ）に割込みがかけら扛る。
ン（２）を介してデータを転送するとＡＮＤ回路（側が
フリップフロップ回路（Ｉ７）をリセットせしめ、こ肚
によってトレースが停止さ扛、同時にサブＣＰ Ｉｌ
（Ｒｊ）に割込みがかけら扛る。
次ニ、サブｃ ｐ Ｕ（１０）ハ）レースコントロール
回路邸２の Ｑ□端子を「１」にして切替回路（１８）
をサブＣＰＵα０）に切替え、トレースを１４止する以
前に書き込ま扛たトレースメモリ回ＬＩＭ （１９）の
データ解析を行う。
回路邸２の Ｑ□端子を「１」にして切替回路（１８）
をサブＣＰＵα０）に切替え、トレースを１４止する以
前に書き込ま扛たトレースメモリ回ＬＩＭ （１９）の
データ解析を行う。
かくして、サブＣＰ Ｕ （１０）は順次上述の操作を
７１末返して指定された全アドレスのデータ解析を行い
、その結果をオペレータにとって解り易い形にして例え
ば陰極漣管（ＣＲＴＪ＠のディスプレイ装置に表示する
ことで、プログラムに起こる赳９を迅速に発見すること
ができる。
７１末返して指定された全アドレスのデータ解析を行い
、その結果をオペレータにとって解り易い形にして例え
ば陰極漣管（ＣＲＴＪ＠のディスプレイ装置に表示する
ことで、プログラムに起こる赳９を迅速に発見すること
ができる。
以上の硯明によって明らかな如く、本発明のデータ処理
装置によｎば、トレースストップアドレスを複数指定で
きるため、制御用ＮＶ算機を使用したプラント制御シス
テムのプログラムに起こる誤軒砿迅速且つ効果的に発見
することができる。
装置によｎば、トレースストップアドレスを複数指定で
きるため、制御用ＮＶ算機を使用したプラント制御シス
テムのプログラムに起こる誤軒砿迅速且つ効果的に発見
することができる。
第１図はデータ処、Ｆｉ！装置を翁する一般的なプラン
ト開側１系統図、第２図は従来のデータ処理装置の構成
を示すブロック図、第６図は木兄り］によるデータ処理
装置の一実施例の構成を示すブロック図である。 （］）：中央処坦装置 （２）：コントロールライン
（３１ニアドレスライン （４・） ｓ （”） ：デ
ータライン（５）ニブログラムメモリ （６）ｓ （７） ｓ （ｓ） ；入出力部（９）：デ
ータ処理装置（ｔｏ）：下位中火処理装置（ｎｌ ：メ
モリ ０２）ニアドレスおよびコントロールライン０４）：ラ
ツチメモリ （ロ）ニドレースコントロール回路 （ロ）ニアドレス一致回路 Ｃ７）：ノリツブフロップ回路 （１８） 、 ＋２１’ｌ 、μｓ１：切替回路αのニ
ドレースメモリ回路 （ロ））ニアドレス一致およびライトコントロール回路 ９− （２２＋ ；ストップアドレスメモリ回路（財）：割込
ライン 唖１：ＡＮＤ回路 代理人 葛 野 信 − −１０−
ト開側１系統図、第２図は従来のデータ処理装置の構成
を示すブロック図、第６図は木兄り］によるデータ処理
装置の一実施例の構成を示すブロック図である。 （］）：中央処坦装置 （２）：コントロールライン
（３１ニアドレスライン （４・） ｓ （”） ：デ
ータライン（５）ニブログラムメモリ （６）ｓ （７） ｓ （ｓ） ；入出力部（９）：デ
ータ処理装置（ｔｏ）：下位中火処理装置（ｎｌ ：メ
モリ ０２）ニアドレスおよびコントロールライン０４）：ラ
ツチメモリ （ロ）ニドレースコントロール回路 （ロ）ニアドレス一致回路 Ｃ７）：ノリツブフロップ回路 （１８） 、 ＋２１’ｌ 、μｓ１：切替回路αのニ
ドレースメモリ回路 （ロ））ニアドレス一致およびライトコントロール回路 ９− （２２＋ ；ストップアドレスメモリ回路（財）：割込
ライン 唖１：ＡＮＤ回路 代理人 葛 野 信 − −１０−
Claims (1)
- 制御用計算機を使用したプラント制御システムの入出力
部のバスデータをトレースするデータ処理装置において
、トレースの実行、停止およびデータ解析を行う処理装
置と、前記入出力部のバスデータを記憶する第１のメモ
リ回路と、指定された入出力部に対応する検数のアドレ
スを記憶するとともに前記入出力部に転送されるアドレ
スデータを読み取り、両者が一致したことで１８号を発
生する第２のメモリ回路と、この第２のメモリ回路が信
号を発生し、且つ、前記指定された入出力部にコントロ
ールデータが転送されたことを条件にトレースを停止さ
せるフリップフロップ回路と、トレースを停止するタイ
ミングで前記第１のメモリ回路のデータを前記処理装置
に取込む切替手段とを具備したことを特徴とするデータ
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179506A JPS5880751A (ja) | 1981-11-06 | 1981-11-06 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179506A JPS5880751A (ja) | 1981-11-06 | 1981-11-06 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5880751A true JPS5880751A (ja) | 1983-05-14 |
Family
ID=16066998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56179506A Pending JPS5880751A (ja) | 1981-11-06 | 1981-11-06 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5880751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04229340A (ja) * | 1990-05-07 | 1992-08-18 | Internatl Business Mach Corp <Ibm> | 共用メモリマルチプロセッサコンピュータのデバッグシステム |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5421149A (en) * | 1977-07-18 | 1979-02-17 | Toshiba Corp | Memory unit for input and output bus information |
| JPS554668A (en) * | 1978-06-26 | 1980-01-14 | Mitsubishi Electric Corp | Computer |
| JPS5578353A (en) * | 1978-12-11 | 1980-06-12 | Hitachi Ltd | Maintenance unit |
| JPS55146529A (en) * | 1979-05-02 | 1980-11-14 | Nec Corp | Bus supervisory device |
-
1981
- 1981-11-06 JP JP56179506A patent/JPS5880751A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5421149A (en) * | 1977-07-18 | 1979-02-17 | Toshiba Corp | Memory unit for input and output bus information |
| JPS554668A (en) * | 1978-06-26 | 1980-01-14 | Mitsubishi Electric Corp | Computer |
| JPS5578353A (en) * | 1978-12-11 | 1980-06-12 | Hitachi Ltd | Maintenance unit |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04229340A (ja) * | 1990-05-07 | 1992-08-18 | Internatl Business Mach Corp <Ibm> | 共用メモリマルチプロセッサコンピュータのデバッグシステム |
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