JPH04137652A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04137652A JPH04137652A JP2259085A JP25908590A JPH04137652A JP H04137652 A JPH04137652 A JP H04137652A JP 2259085 A JP2259085 A JP 2259085A JP 25908590 A JP25908590 A JP 25908590A JP H04137652 A JPH04137652 A JP H04137652A
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- wiring layer
- layer
- integrated circuit
- semiconductor integrated
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/495—Capacitive arrangements or effects of, or between wiring layers
- H10W20/496—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/43—Layouts of interconnections
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、例えば多層配線技術を使用した集積回路チ
ップの設計に係わるものであり、特に、スタンダード・
セル方式によって自動配置、自動配線を行う半導体集積
回路に関する。
ップの設計に係わるものであり、特に、スタンダード・
セル方式によって自動配置、自動配線を行う半導体集積
回路に関する。
（従来の技術）
第１３図は、スタンダード・セル方式によってチップ上
に複数のロジック回路を任意の位置に配置する場合を示
すものである。チップ１１上には、各種ロジック回路１
１ ＋ １．１２ 、ＲＯＭ１１３ 、ＲＡＭＩ
１４が配設され、これらロジック回路１１□ １１□等
の相互間にこれらを接続するための配線が配設される配
線領域１１．が設けられている。
に複数のロジック回路を任意の位置に配置する場合を示
すものである。チップ１１上には、各種ロジック回路１
１ ＋ １．１２ 、ＲＯＭ１１３ 、ＲＡＭＩ
１４が配設され、これらロジック回路１１□ １１□等
の相互間にこれらを接続するための配線が配設される配
線領域１１．が設けられている。
第１４図は、第１３図を具体的に示すものである。
チップ１１上には、例えば複数のロジック回路１２１
１２□〜１２ｎが配置されるとともに、バッファ回路１
３が配設されている。これらロジック回路１２□、１２
゜〜１２ｎとバッファ回路１３の相互間に位置する配線
領域１４には、バッファ回路１３の出力配線１５が配線
されている。
１２□〜１２ｎが配置されるとともに、バッファ回路１
３が配設されている。これらロジック回路１２□、１２
゜〜１２ｎとバッファ回路１３の相互間に位置する配線
領域１４には、バッファ回路１３の出力配線１５が配線
されている。
この出力配線１５は、例えばタロツク信号を伝搬するも
のであり、例えば第２層のアルミ配線２Ａ、ｌｌｌによ
って構成され、この出力配線１５の分岐点１５４．１５
□〜１５ｎには、前記ロジック回路１２□、１２２〜１
２ｎの例えばクロック入力端子ＣＰと出力配線１５とを
接続する分岐配線１６、 １．６□〜１６ｎが設けら
れている。この分岐配線１６１ １６□〜１６ｎは例
えば第１層のアルミ配線ＩＡｐによって構成されており
、各分岐配線１６．１６２〜ｉ ６ ｎは図示せぬスル
ホールを介して出力配線１５に接続される。
のであり、例えば第２層のアルミ配線２Ａ、ｌｌｌによ
って構成され、この出力配線１５の分岐点１５４．１５
□〜１５ｎには、前記ロジック回路１２□、１２２〜１
２ｎの例えばクロック入力端子ＣＰと出力配線１５とを
接続する分岐配線１６、 １．６□〜１６ｎが設けら
れている。この分岐配線１６１ １６□〜１６ｎは例
えば第１層のアルミ配線ＩＡｐによって構成されており
、各分岐配線１６．１６２〜ｉ ６ ｎは図示せぬスル
ホールを介して出力配線１５に接続される。
（発明が解決しようとする課題）
ところで、前記バッファ回路１３から各ロジック回路１
２１１２□〜１２ｎの配線長が相違する場合、バッファ
回路１３から各ロジック回路１２１．１２□〜１２ｎま
での信号の伝搬遅延が異なり、所謂配線スキューを生ず
る。
２１１２□〜１２ｎの配線長が相違する場合、バッファ
回路１３から各ロジック回路１２１．１２□〜１２ｎま
での信号の伝搬遅延が異なり、所謂配線スキューを生ず
る。
通常、この配線スキューは、スキューを生した配線の長
さや配線経路を変え、配線容量を制御することによって
補正している。このスキュー補正は、例えば設計した回
路のシュミレーション段階や、サンプルを製造し、この
サンプルを評価した後に行われる。
さや配線経路を変え、配線容量を制御することによって
補正している。このスキュー補正は、例えば設計した回
路のシュミレーション段階や、サンプルを製造し、この
サンプルを評価した後に行われる。
しかし、スキニーを補正するために、配線長を長くする
場合、それに対応して余分な配線領域を必要とするため
、チップ面積が増大するものである。また、自動配置、
自動配線によって、決定した配線を変更することは煩雑
である。このため、従来ては、配線を変更する部分につ
いてはマニアルによって配線をやり直していた。したが
って、自動配線を行う意味が無くなるとともに、製品の
開発に時間がかかるものであった。
場合、それに対応して余分な配線領域を必要とするため
、チップ面積が増大するものである。また、自動配置、
自動配線によって、決定した配線を変更することは煩雑
である。このため、従来ては、配線を変更する部分につ
いてはマニアルによって配線をやり直していた。したが
って、自動配線を行う意味が無くなるとともに、製品の
開発に時間がかかるものであった。
この発明は、上記課題を解決するためになされたもので
あり、チップ内の配線領域における配線経路およびチッ
プ面積を変更することなく、自動配置、自動配線を行っ
た後に、特定の金属配線のみに対して配線容量の制御を
可能とし、配線のスキニーを低減することが可能な半導
体集積回路を提供しようとするものである。
あり、チップ内の配線領域における配線経路およびチッ
プ面積を変更することなく、自動配置、自動配線を行っ
た後に、特定の金属配線のみに対して配線容量の制御を
可能とし、配線のスキニーを低減することが可能な半導
体集積回路を提供しようとするものである。
［発明の構成］
（課題を解決するための手段）
この発明は、上記課題を解決するため、基板上に配設さ
れる複数のスタンダード・セルと、これらスタンダード
・セル相互間を接続する第１の配線層と、この第１の配
線層の下側または上側に設けられスタンダード・セルに
は接続されず、第１の配線層とともにキャパシタを構成
する第２の配線層と、これら第１、第２の配線層を接続
するスルーホールとを設けている。
れる複数のスタンダード・セルと、これらスタンダード
・セル相互間を接続する第１の配線層と、この第１の配
線層の下側または上側に設けられスタンダード・セルに
は接続されず、第１の配線層とともにキャパシタを構成
する第２の配線層と、これら第１、第２の配線層を接続
するスルーホールとを設けている。
さらに、前記第２の配線層は複数に分割して第１の配線
層の下側または上側に設けられている。
層の下側または上側に設けられている。
（作用）
すなわち、この発明は、第１の配線層の下側または上側
に１の配線層とともにキャパシタを構成する第２の配線
層を設け、これら第１、第２の配線層をスルーホールに
よって適宜接続することにより、チップ面積を変更する
ことなく、特定の配線の容量の制御を可能とし、配線の
スキニーを補正可能としている。
に１の配線層とともにキャパシタを構成する第２の配線
層を設け、これら第１、第２の配線層をスルーホールに
よって適宜接続することにより、チップ面積を変更する
ことなく、特定の配線の容量の制御を可能とし、配線の
スキニーを補正可能としている。
しかも、第２の配線層を複数に分割することにより、配
線の容量を定量的に制御でき、配線のスキニーをより正
確に補正可能としている。
線の容量を定量的に制御でき、配線のスキニーをより正
確に補正可能としている。
（実施例）
以下、この発明の実施例について図面を参照して説明す
る。
る。
第１図はこの発明の第１の実施例を示すものであり、第
１４図と同一部分には同一符号を付す。
１４図と同一部分には同一符号を付す。
同図において、第１層アルミ配線ＩＡＩによって構成さ
れた分岐配線１６□、１６２〜１６ｎの下側には例えば
ポリシリコン層１７１ １７□〜１７ｎが設けられてい
る。これらポリシリコン層１７、 １７２〜１７ｎは
信号を伝達するものではなく、分岐配線１６１ １６２
〜１６ｎとともに、キャパシタを構成するものである。
れた分岐配線１６□、１６２〜１６ｎの下側には例えば
ポリシリコン層１７１ １７□〜１７ｎが設けられてい
る。これらポリシリコン層１７、 １７２〜１７ｎは
信号を伝達するものではなく、分岐配線１６１ １６２
〜１６ｎとともに、キャパシタを構成するものである。
したがって、このポリシリコン層１７＋ １７□〜１
７ｎの両端部はいずれの回路にも接続されていない。
７ｎの両端部はいずれの回路にも接続されていない。
第２図、第３図は、分岐配線１６＋の部分を取出して示
すものである。半導体基板１８の表面上には、酸化膜１
９を介在してポリシリコン層１７＋が設けられ、このポ
リシリコン層１７．の上には酸化膜２０を介在して分岐
配線１６．としての第１層アルミ配線ＩＡｊ７が設けら
れている。
すものである。半導体基板１８の表面上には、酸化膜１
９を介在してポリシリコン層１７＋が設けられ、このポ
リシリコン層１７．の上には酸化膜２０を介在して分岐
配線１６．としての第１層アルミ配線ＩＡｊ７が設けら
れている。
これら第１層アルミ配線ＩＡｊ７とポリシリコン層１７
＋は、第４図、第５図に示すごとく、酸化膜２０の所要
の位置に設けられたスルーホール２１によって接続され
る。
＋は、第４図、第５図に示すごとく、酸化膜２０の所要
の位置に設けられたスルーホール２１によって接続され
る。
第１層アルミ配線ＩＡＮとポリシリコン層１７□とを接
続しない場合、信号の伝搬遅延に対しては、第１層アル
ミ配線ＩＡＮと半導体基板１８との間の負荷容量のみが
作用する。しかし、スルーホール２１を介して第１層ア
ルミ配線ＩＡＮとポリシリコン層１７１とを接続した場
合、第１層アルミ配線ＩＡｊ）と半導体基板１８との間
の負荷容量に加えて、ポリシリコン層１７１と半導体基
板１８間の負荷容量が増加するため、第１層アルミ配線
ＩＡｉ）を通る信号の伝搬遅延を大きくすることかでき
る。このスルーホール２１の個数は１個に限定されるも
のではなく、スルーホール２１の個数によって伝搬遅延
を制御することかできる。
続しない場合、信号の伝搬遅延に対しては、第１層アル
ミ配線ＩＡＮと半導体基板１８との間の負荷容量のみが
作用する。しかし、スルーホール２１を介して第１層ア
ルミ配線ＩＡＮとポリシリコン層１７１とを接続した場
合、第１層アルミ配線ＩＡｊ）と半導体基板１８との間
の負荷容量に加えて、ポリシリコン層１７１と半導体基
板１８間の負荷容量が増加するため、第１層アルミ配線
ＩＡｉ）を通る信号の伝搬遅延を大きくすることかでき
る。このスルーホール２１の個数は１個に限定されるも
のではなく、スルーホール２１の個数によって伝搬遅延
を制御することかできる。
上記構成によれば、第１層アルミ配線ＩＡｇの下にポリ
シリコン層１７、を設け、このポリシリコン層１７、と
第１層アルミ配線ＩＡｇとをスルーホール２１によって
接続するか否かによってスキニーを調整している。した
がって、自動配置、自動配線によりチップの設計を行っ
た後、例えば回路のシミュレーションを行い、この結果
、スキューが生じている場合、マスクパターンに適宜ス
ルーホールを設けることにより、容易にスキューを補正
することができる。よって、自動配置、自動配線により
容易に修正ができるため、設計および製造に要する時間
を短縮することができるものである。
シリコン層１７、を設け、このポリシリコン層１７、と
第１層アルミ配線ＩＡｇとをスルーホール２１によって
接続するか否かによってスキニーを調整している。した
がって、自動配置、自動配線によりチップの設計を行っ
た後、例えば回路のシミュレーションを行い、この結果
、スキューが生じている場合、マスクパターンに適宜ス
ルーホールを設けることにより、容易にスキューを補正
することができる。よって、自動配置、自動配線により
容易に修正ができるため、設計および製造に要する時間
を短縮することができるものである。
また、この実施例においては、配線長や配線経路を同等
変更せず、しかも、ポリシリコン層は第１層アルミ配線
ＩＡＩの下側に設けているため、チップ面積が増大する
ことがないものである。
変更せず、しかも、ポリシリコン層は第１層アルミ配線
ＩＡＩの下側に設けているため、チップ面積が増大する
ことがないものである。
次に、この発明の他の実施例について説明する。
第６図は、この発明の第２の実施例を示すものであり、
第１の実施例と同一部分には同一符号を付す。
第１の実施例と同一部分には同一符号を付す。
この実施例においては、複数に分割されたポリシリコン
層３１を第１層アルミ配線ＩＡＪ７の下側に沿って配設
し、これらポリシリコン層３１と第１層アルミ配線ＩＡ
ＩＩとをスルーポール３２によって適宜接続するように
したものである。
層３１を第１層アルミ配線ＩＡＪ７の下側に沿って配設
し、これらポリシリコン層３１と第１層アルミ配線ＩＡ
ＩＩとをスルーポール３２によって適宜接続するように
したものである。
この実施例によれば、例えば第１層アルミ配線１１に対
してポリシリコン層３１を接続する数を変えることによ
り、負荷容量を調整することができるものである。した
がって、１個のポリシリコン層３１を接続した場合にお
ける信号の伝搬遅延を予め求めておけば、配線のスキュ
ーに応じて、第１層アルミ配線ＩＡｐに接続するポリシ
リコン層３１の個数を調整することによって、正確にス
キニーを補正することができるものである。
してポリシリコン層３１を接続する数を変えることによ
り、負荷容量を調整することができるものである。した
がって、１個のポリシリコン層３１を接続した場合にお
ける信号の伝搬遅延を予め求めておけば、配線のスキュ
ーに応じて、第１層アルミ配線ＩＡｐに接続するポリシ
リコン層３１の個数を調整することによって、正確にス
キニーを補正することができるものである。
第７図は、この発明の第３の実施例を示すものである。
この実施例においては、並列に配設された第１層アルミ
配線ＩＡＮ＋ ＩＡＮ２の相互間で、第１層アルミ
配線ＩＡ１ｒ 、ｌＡ１１２と図示せぬ半導体基板の相
互間にはポリシリコン層４１が設けられている。このポ
リシリコン層４１の一部で、第１層アルミ配線ＩＡＮ＋
の下側にはコンタクト部４２が設けられ、このコンタク
ト部４２において、スルーホール４３を介してポリシリ
コン層４１と第１層アルミ配線１ｕｌｌとが接続される
。
配線ＩＡＮ＋ ＩＡＮ２の相互間で、第１層アルミ
配線ＩＡ１ｒ 、ｌＡ１１２と図示せぬ半導体基板の相
互間にはポリシリコン層４１が設けられている。このポ
リシリコン層４１の一部で、第１層アルミ配線ＩＡＮ＋
の下側にはコンタクト部４２が設けられ、このコンタク
ト部４２において、スルーホール４３を介してポリシリ
コン層４１と第１層アルミ配線１ｕｌｌとが接続される
。
このような構成によっても、上記実施例と同様の効果を
得ることができる。
得ることができる。
また、ポリシリコン層４１は第１層アルミ配線ｌＡ１１
ｒ 、ＩＡｉ）２の相互間に設けられているが、これら
第１層アルミ配線ＬＡＮ＋ ＩＡ１＋２は予め配線領
域に所定間隔隔てて配設されているため、ポリシリコン
層４１を設けた場合においても、チップ面積が増大する
ことはない。
ｒ 、ＩＡｉ）２の相互間に設けられているが、これら
第１層アルミ配線ＬＡＮ＋ ＩＡ１＋２は予め配線領
域に所定間隔隔てて配設されているため、ポリシリコン
層４１を設けた場合においても、チップ面積が増大する
ことはない。
第８図は、第７図に示す実施例を変形したものであり、
この発明の第４の実施例を示すものである。
この発明の第４の実施例を示すものである。
この実施例においては、第１層アルミ配線ＩＡΩ＋、Ｉ
ＡＮ２の相互間で、第゛１層アルミ配線Ｉ Ａ、１７１
、Ｉ Ａｌｌ ２と図示せぬ半導体基板の相互間には、
分割された複数のポリシリコン層５１か配設されている
。これらポリシリコン層５１には、第１層アルミ配線ｌ
Ａ１１．の下側に位置してコンタクト部５２がそれぞれ
設けられている。
ＡＮ２の相互間で、第゛１層アルミ配線Ｉ Ａ、１７１
、Ｉ Ａｌｌ ２と図示せぬ半導体基板の相互間には、
分割された複数のポリシリコン層５１か配設されている
。これらポリシリコン層５１には、第１層アルミ配線ｌ
Ａ１１．の下側に位置してコンタクト部５２がそれぞれ
設けられている。
このような構成において、コンタクト部５２と第１層ア
ルミ配線ＬＡＮ、とをスルーホール５３を介して適宜接
続することにより、スキューを正確に補正することがで
きる。
ルミ配線ＬＡＮ、とをスルーホール５３を介して適宜接
続することにより、スキューを正確に補正することがで
きる。
第９図は、この発明の第５の実施例を示すものである。
この実施例において、第１層アルミ配線ＩＡＩ＞の下側
には、複数に分割されたポリシリコン層６１が設けられ
ており、これらポリシリコン層６１の長手方向は、第１
層アルミ配線ｌＡ１１と直交する方向に配設されている
。このような構成において、ポリシリコン層６１をスル
ーホール６２を介して第１層アルミ配線ＩＡｇに適宜接
続することにより、上記実施例と同様の効果を得ること
ができる。
には、複数に分割されたポリシリコン層６１が設けられ
ており、これらポリシリコン層６１の長手方向は、第１
層アルミ配線ｌＡ１１と直交する方向に配設されている
。このような構成において、ポリシリコン層６１をスル
ーホール６２を介して第１層アルミ配線ＩＡｇに適宜接
続することにより、上記実施例と同様の効果を得ること
ができる。
第１０図は、この発明の第６の実施例を示すものである
。
。
この実施例において、第１層アルミ配線ＩＡＮ＋ Ｉ
Ａｊｌ１２の下側には、複数に分割されたポリシリコン
層７１が設けられており、これらポリシリコン層７１の
長手方向は、第１層アルミ配線ＬＡＮ＋ ＩＡｆ！２
に対して直交する方向に配設されている。このような構
成において、ポリシリコン層７１をスルーホール７２．
７３を介して第１層アルミ配線ＩＡβ、 またはＩＡｉ
２に接続することにより、スキューを補正することかで
きる。
Ａｊｌ１２の下側には、複数に分割されたポリシリコン
層７１が設けられており、これらポリシリコン層７１の
長手方向は、第１層アルミ配線ＬＡＮ＋ ＩＡｆ！２
に対して直交する方向に配設されている。このような構
成において、ポリシリコン層７１をスルーホール７２．
７３を介して第１層アルミ配線ＩＡβ、 またはＩＡｉ
２に接続することにより、スキューを補正することかで
きる。
第１１図は、この発明の第７の実施例を示すものである
。
。
この実施例においては、並列に配設された第１層アルミ
配線ＩＡｆｆ １、ＩＡＮ ２の相互間で、第１層アル
ミ配線ＩＡＮ＋ ｌＡｌ１’２と図示せぬ半導体基
板の相互間にはポリシリコン層８１が設けられている。
配線ＩＡｆｆ １、ＩＡＮ ２の相互間で、第１層アル
ミ配線ＩＡＮ＋ ｌＡｌ１’２と図示せぬ半導体基
板の相互間にはポリシリコン層８１が設けられている。
このポリシリコン層８１の一部で、第１層アルミ配線Ｌ
ＡＮ＋の下側に・はコンタクト部８２が設けられ、第１
層アルミ配線ＩＡΩ２の下側にはコンタクト部８３か設
けられている。
ＡＮ＋の下側に・はコンタクト部８２が設けられ、第１
層アルミ配線ＩＡΩ２の下側にはコンタクト部８３か設
けられている。
このような構成において、このコンタクト部８２あるい
は８３において、スルーホール８４、あるいは８５を介
してポリシリコン層１１と第１層アルミ配線ＩＡＩ、あ
るいはＩＡＮ２とを接続することにより、スキューを補
正する事ができる。
は８３において、スルーホール８４、あるいは８５を介
してポリシリコン層１１と第１層アルミ配線ＩＡＩ、あ
るいはＩＡＮ２とを接続することにより、スキューを補
正する事ができる。
第１２図は、この発明の第８の実施例を示すものである
。
。
この実施例において、並列に配設された第１層アルミ配
線１ＡΩ、 ＩＡΩ２、ＩＡＮ３の下側には第１層ア
ルミ配線ＩＡＩ＋ ｌＡ１２１Ａ１．の所要の部分
を含む面積を有したポリシリコン層９ユが設けられてい
る。
線１ＡΩ、 ＩＡΩ２、ＩＡＮ３の下側には第１層ア
ルミ配線ＩＡＩ＋ ｌＡ１２１Ａ１．の所要の部分
を含む面積を有したポリシリコン層９ユが設けられてい
る。
このような構成において、スルーホール９２を適宜設け
てポリシリコン層９１と第１層アルミ配線ＩＡΩ＋
ＩＡＲ２あるいはＩＡＮｉとを接続することにより、ス
キューを補正する事かできる。
てポリシリコン層９１と第１層アルミ配線ＩＡΩ＋
ＩＡＲ２あるいはＩＡＮｉとを接続することにより、ス
キューを補正する事かできる。
なお、上記実施例においては、ポリシリコン層を第１層
アルミ配線ＩＡβの下側に設けたか、上側に設ける構成
としてもよい。
アルミ配線ＩＡβの下側に設けたか、上側に設ける構成
としてもよい。
さらに、ポリシリコン層は第２層アルミ配線の下側ある
いは上側に設け、スルーホールを介して第２層アルミ配
線と接続するようにしてもよい。
いは上側に設け、スルーホールを介して第２層アルミ配
線と接続するようにしてもよい。
その他、この発明の要旨を変えない範囲において種々変
形実施可能なことは勿論である。
形実施可能なことは勿論である。
［発明の効果〕
以上、詳述したようにこの発明によれば、チ・ツブ内の
配線領域における配線経路およびチップ面積を変更する
ことなく、自動配置、自動配線を行った後に、特定の金
属配線のみに対して配線容量の制御を可能とし、配線の
スキニーを低減することが可能な半導体集積回路を提供
できる。
配線領域における配線経路およびチップ面積を変更する
ことなく、自動配置、自動配線を行った後に、特定の金
属配線のみに対して配線容量の制御を可能とし、配線の
スキニーを低減することが可能な半導体集積回路を提供
できる。
第１図はこの発明の一実施例を概略的に示す回路図、第
２図、第３図は第１図の要部を示すものであり、第２図
は平面図、第３図は側断面図、第４図、第５図は第２図
、第３図を使用したスキュー補正を説明するために示す
ものであり、第４図は平面図、第５図は側断面図、第６
図、第７図、第８図、第９図、第１０図、第１１図、第
１２図は、それぞれこの発明の第２乃至第８の実施例を
示す平面図、ｍ１３図はスタンダード・セル方式による
半導体集積回路の一例を示す平面図、第１４図は第１３
図を具体的に示す平面図である。 １１・・・チップ、１６．１６□〜１６ｎ・・・分岐配
線（第１層アルミ配線ＩＡΩ ＩＡΩＩＡΩ２、ＩＡＮ
３）、１７＋ １７□−１７ｎ、３１．４１．５１．
６１．７１．８１．９１・・・ポリシリコン層、１８・
・パ半導体基板、２１．３２．４３．５３．６２．７３
．８４．８５．９２・・・スルーホール。 出願人代理人 弁理士 鈴江武彦 第１ 図 第２ 図 第３ 図 第６図 第 図 第８ 図 第９ 図 第１０図 薗 第１３図
２図、第３図は第１図の要部を示すものであり、第２図
は平面図、第３図は側断面図、第４図、第５図は第２図
、第３図を使用したスキュー補正を説明するために示す
ものであり、第４図は平面図、第５図は側断面図、第６
図、第７図、第８図、第９図、第１０図、第１１図、第
１２図は、それぞれこの発明の第２乃至第８の実施例を
示す平面図、ｍ１３図はスタンダード・セル方式による
半導体集積回路の一例を示す平面図、第１４図は第１３
図を具体的に示す平面図である。 １１・・・チップ、１６．１６□〜１６ｎ・・・分岐配
線（第１層アルミ配線ＩＡΩ ＩＡΩＩＡΩ２、ＩＡＮ
３）、１７＋ １７□−１７ｎ、３１．４１．５１．
６１．７１．８１．９１・・・ポリシリコン層、１８・
・パ半導体基板、２１．３２．４３．５３．６２．７３
．８４．８５．９２・・・スルーホール。 出願人代理人 弁理士 鈴江武彦 第１ 図 第２ 図 第３ 図 第６図 第 図 第８ 図 第９ 図 第１０図 薗 第１３図
Claims (7)
- （１）基板上に配設される複数のスタンダード・セルと
、 これらスタンダード・セル相互間を接続する第１の配線
層と、 この第１の配線層の下側または上側に設けられスタンダ
ード・セルには接続されず、第１の配線層とともにキャ
パシタを構成する第２の配線層と、これら第１、第２の
配線層を接続するスルーホールと、 を具備したことを特徴とする半導体集積回路。 - （２）前記第２の配線層は複数に分割して第１の配線層
の下側または上側に設けられていることを特徴とする請
求項１記載の半導体集積回路。 - （３）前記第１の配線層は並列して複数個設けられ、前
記第２の配線層はこれら第１の配線層の相互間で第１の
配線層より下側または上側に設けられ、この第２の配線
層には第１の配線層の下側または上側に突出され、スル
ーホールを介して第１の配線層に接続されるコンタクト
部が設けられていることを特徴とする請求項１記載の半
導体集積回路。 - （４）前記第１の配線層は並列して複数個設けられ、前
記第２の配線層はこれら第１の配線層の相互間で第１の
配線層より下側または上側に分割して設けられ、この分
割された第２の配線層それぞれには第１の配線層の下側
または上側に突出され、スルーホールを介して第１の配
線層に接続されるコンタクト部が設けられていることを
特徴とする請求項１記載の半導体集積回路。 - （５）前記第１の配線層にスルーホールを介して接続さ
れる第２の配線層は分割され、且つ、その長手方向が第
１の配線層と直交され、これら第１の配線層より下側ま
たは上側に設けられていることを特徴とする請求項１記
載の半導体集積回路。 - （６）前記第１の配線層は並列して複数個設けられ、こ
れら第１の配線層にスルーホールを介して接続される第
２の配線層は、これら第１の配線層に直交され、第１の
配線層より下側または上側に設けられていることを特徴
とする請求項１記載の半導体集積回路。 - （７）前記第１の配線層は上下方向に複数個設けられた
多層配線構造とされ、第１の配線層にスルーホールを介
して接続される第２の配線層は、これら第１の配線層の
相互間に設けられていることを特徴とする請求項１記載
の半導体集積回路。
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| JP25908590A JP3238395B2 (ja) | 1990-09-28 | 1990-09-28 | 半導体集積回路 |
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| JPH0831458B2 (ja) * | 1987-09-08 | 1996-03-27 | 三菱電機株式会社 | 超電導配線集積回路 |
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| JPH03129738A (ja) * | 1989-07-10 | 1991-06-03 | Nec Corp | 半導体装置 |
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1990
- 1990-09-28 JP JP25908590A patent/JP3238395B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-27 KR KR1019910016884A patent/KR960000514B1/ko not_active Expired - Fee Related
-
1992
- 1992-11-18 US US07/978,046 patent/US5294837A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6574785B1 (en) | 2000-07-07 | 2003-06-03 | Mitsubishi Denki Kabushiki Kaisha | Wiring method for semiconductor integrated circuit and computer product using maximum gap between times |
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| Publication number | Publication date |
|---|---|
| JP3238395B2 (ja) | 2001-12-10 |
| KR960000514B1 (ko) | 1996-01-08 |
| KR920007178A (ko) | 1992-04-28 |
| US5294837A (en) | 1994-03-15 |
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