JPH04138511A - マイクロコンピュータのリセット回路 - Google Patents
マイクロコンピュータのリセット回路Info
- Publication number
- JPH04138511A JPH04138511A JP2258837A JP25883790A JPH04138511A JP H04138511 A JPH04138511 A JP H04138511A JP 2258837 A JP2258837 A JP 2258837A JP 25883790 A JP25883790 A JP 25883790A JP H04138511 A JPH04138511 A JP H04138511A
- Authority
- JP
- Japan
- Prior art keywords
- microcomputer
- reset
- power supply
- circuit
- main power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、主電源がオフした場合、補助電源から電圧を
供給されて停止状態になるマイクロコンピュータをリセ
ットするマイクロコンピュータのリセット回路に関する
。
供給されて停止状態になるマイクロコンピュータをリセ
ットするマイクロコンピュータのリセット回路に関する
。
（従来の技術）
この種の従来のマイクロコンピュータのりセット回路に
おいては、第３図に示すように、マイクロコンピュータ
１９、ＲＡＭ１６、ＲＯＭ１７、入出力ボート１８およ
びシステムクロックを発生するクロックジェネレータ／
コントローラ（以下、ＣＧＣと称する）１１０からなる
マイコンシステム１００に対して電源端子１１に接続さ
れた主電源からダイオード１４を介して動作電圧が供給
されるとともに、この主″ｓ源のオフ時にダイオード１
３を介して電池からなる補助電源１２から補助電圧が供
給され、この補助電圧によりマイコンシステム１００は
停止状態になり、これによりマイコンシステム１００に
よる消費電流を低く抑えるとともに、このように主電源
がオフとなった停止状態においても補助電源１２からの
補助電圧によってＲＡＭ１６に記憶された情報が失われ
ないようになっている。
おいては、第３図に示すように、マイクロコンピュータ
１９、ＲＡＭ１６、ＲＯＭ１７、入出力ボート１８およ
びシステムクロックを発生するクロックジェネレータ／
コントローラ（以下、ＣＧＣと称する）１１０からなる
マイコンシステム１００に対して電源端子１１に接続さ
れた主電源からダイオード１４を介して動作電圧が供給
されるとともに、この主″ｓ源のオフ時にダイオード１
３を介して電池からなる補助電源１２から補助電圧が供
給され、この補助電圧によりマイコンシステム１００は
停止状態になり、これによりマイコンシステム１００に
よる消費電流を低く抑えるとともに、このように主電源
がオフとなった停止状態においても補助電源１２からの
補助電圧によってＲＡＭ１６に記憶された情報が失われ
ないようになっている。
また、両ダイオード１３．１４のカソードには抵抗２１
の一端がａａ！され、この抵抗の他端はリセットスイッ
チ２０を介してアースに接続されている。そして、抵抗
２１とリセットスイッチ２０との接続点はマイコンシス
テム１００に接続されており、このリセットスイッチ２
０か操作されてオンになると、リセット信号かマイコン
システム１００に供給され、該マイコンシステム１００
をリセットするようになっている。なお、この抵抗２１
およびリセットスイッチ２０からなるリセット回路は概
略を示してあり、チャタリング防止回路は省略されてい
る。
の一端がａａ！され、この抵抗の他端はリセットスイッ
チ２０を介してアースに接続されている。そして、抵抗
２１とリセットスイッチ２０との接続点はマイコンシス
テム１００に接続されており、このリセットスイッチ２
０か操作されてオンになると、リセット信号かマイコン
システム１００に供給され、該マイコンシステム１００
をリセットするようになっている。なお、この抵抗２１
およびリセットスイッチ２０からなるリセット回路は概
略を示してあり、チャタリング防止回路は省略されてい
る。
更に、電源端子１１には電圧検出回路１５が接続されて
いる。この電圧検出回路１５は、主電源の電圧を検出し
、主電源がオン状態の場合には、高レベルの信号を出力
し、マイコンシステム１００のマイクロコンピュータ１
９およびＣＧＣＩＩＯに供給し、主ｔｍがオフ状態の場
合には、低レベルの信号を出力し、マイコンシステム１
００のマイクロコンピュータ１９およびｃｃｃｉｉｏに
供給するようになっている。従って、主電源がオフにな
ると、電圧検出回路１５は低レベルの信号をマイコンシ
ステム１００のマイクロコンピュータ１９およびＣＧＣ
ＩＩＯに供給して、マイクロコンピュータ１９に割り込
みをかける。この結果、マイクロコンピュータ１つは停
止（ＨＡＬＴ）命令を実行し、これにより低レベルの停
止（ＨＡＬＴ）信号をＣＧＣ１１０に供給して、タロツ
クを停止し、動作を停止する。そして、マイクロコンピ
ュータ１９は停止（ＨＡＬＴ）状態になり、電流消費か
非常に少なくなるようにしている。
いる。この電圧検出回路１５は、主電源の電圧を検出し
、主電源がオン状態の場合には、高レベルの信号を出力
し、マイコンシステム１００のマイクロコンピュータ１
９およびＣＧＣＩＩＯに供給し、主ｔｍがオフ状態の場
合には、低レベルの信号を出力し、マイコンシステム１
００のマイクロコンピュータ１９およびｃｃｃｉｉｏに
供給するようになっている。従って、主電源がオフにな
ると、電圧検出回路１５は低レベルの信号をマイコンシ
ステム１００のマイクロコンピュータ１９およびＣＧＣ
ＩＩＯに供給して、マイクロコンピュータ１９に割り込
みをかける。この結果、マイクロコンピュータ１つは停
止（ＨＡＬＴ）命令を実行し、これにより低レベルの停
止（ＨＡＬＴ）信号をＣＧＣ１１０に供給して、タロツ
クを停止し、動作を停止する。そして、マイクロコンピ
ュータ１９は停止（ＨＡＬＴ）状態になり、電流消費か
非常に少なくなるようにしている。
また、リセットスイッチ２０がオンとなって、リセット
信号が発生すると、これによりＣＧＣｌｌｏは動作し、
マイコンシステム１００はリスタートして通常動作を行
うようになっている。
信号が発生すると、これによりＣＧＣｌｌｏは動作し、
マイコンシステム１００はリスタートして通常動作を行
うようになっている。
（発明が解決しようとする課題）
上述した従来の回路では、主電源がオフとなって、補助
電源１２を供給されているマイコンシステム１００の停
止状態であるバックアップ状態において、リセットスイ
ッチ２０が操作されてオンすると、ＣＧＣ１１０が動作
し、マイクロコンピュータ１９も動作するため、補助電
源１２を構成する電池が消耗し、この結果補助電源の出
力電圧が低下し、これによりマイクロコンピュータ１９
が暴走し、ＲＡＭ１６の内容を破壊するという問題があ
る。
電源１２を供給されているマイコンシステム１００の停
止状態であるバックアップ状態において、リセットスイ
ッチ２０が操作されてオンすると、ＣＧＣ１１０が動作
し、マイクロコンピュータ１９も動作するため、補助電
源１２を構成する電池が消耗し、この結果補助電源の出
力電圧が低下し、これによりマイクロコンピュータ１９
が暴走し、ＲＡＭ１６の内容を破壊するという問題があ
る。
本発明は、上記に鑑みてなされたもので、その目的とす
るところは、マイクロコンピュータか停止状態にある場
合のリセット動作を防止したマイクロコンピュータのリ
セット回路を提供することにある。
るところは、マイクロコンピュータか停止状態にある場
合のリセット動作を防止したマイクロコンピュータのリ
セット回路を提供することにある。
（課題を解決するための手段・）
上記目的を達成するため、本発明のマイクロコンピュー
タのリセット回路は、主電源および補助電源を肴し、主
電源がオフした場合、補助電源から電圧を供給されて停
止状態になるマイクロコンピュータをリセットするマイ
クロコンピュータのリセット回路であって、主電源がオ
フしている場合には、マイクロコンピュータのリセット
を不可能にする手段を有することを要旨とする。
タのリセット回路は、主電源および補助電源を肴し、主
電源がオフした場合、補助電源から電圧を供給されて停
止状態になるマイクロコンピュータをリセットするマイ
クロコンピュータのリセット回路であって、主電源がオ
フしている場合には、マイクロコンピュータのリセット
を不可能にする手段を有することを要旨とする。
（作用）
本発明のマイクロコンピュータのリセット回路では、主
電源がオフしている場合には、マイクロコンピュータの
リセットを防止している。
電源がオフしている場合には、マイクロコンピュータの
リセットを防止している。
（実施例）
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の一実施例に係わるマイクロコンピュー
タのリセット回路の構成を示すブロック図である。同図
に示す回路は、前述した第３図の回路においてリセット
スイッチ２０の代わりにトランジスタスイッチ２４を接
続し、このトランジスタスイッチ２４のベースをリセッ
トスイッチ２０および抵抗２３を介して電圧検出回路１
５の出力に接続した点が異なるのみであり、その他の構
成は同じである。
タのリセット回路の構成を示すブロック図である。同図
に示す回路は、前述した第３図の回路においてリセット
スイッチ２０の代わりにトランジスタスイッチ２４を接
続し、このトランジスタスイッチ２４のベースをリセッ
トスイッチ２０および抵抗２３を介して電圧検出回路１
５の出力に接続した点が異なるのみであり、その他の構
成は同じである。
このように構成される回路において、主電源がオフであ
る場合には、電圧検出回路１５の出力は低レベルとなっ
ているため、この状態でリセットスイッチ２０を操作し
てオンにしても、トランジスタスイッチ２４はオンにな
らない、従って、マイコンシステム１００にはリセット
信号が供給されず、リセットされない。
る場合には、電圧検出回路１５の出力は低レベルとなっ
ているため、この状態でリセットスイッチ２０を操作し
てオンにしても、トランジスタスイッチ２４はオンにな
らない、従って、マイコンシステム１００にはリセット
信号が供給されず、リセットされない。
主電源かオンになっている場合には、電圧検出回路１５
の出力は高レベルになっているので、この時リセットス
イッチ２０を操作してオンすると、電圧検出回路１５の
高レベル出力信号がリセットスイッチ２０を介してトラ
ンジスタスイッチ２４のベースに供給され、これにより
トランジスタスイッチ２４はオンし、トランジスタスイ
ッチ２４から低レベルのリセット信号＜ Ｒｉｉ、Ｓ
Ｅ ｒ）がマイコンシステム１００に供給され、マイコ
ンシステム１００はリセットされるのである。
の出力は高レベルになっているので、この時リセットス
イッチ２０を操作してオンすると、電圧検出回路１５の
高レベル出力信号がリセットスイッチ２０を介してトラ
ンジスタスイッチ２４のベースに供給され、これにより
トランジスタスイッチ２４はオンし、トランジスタスイ
ッチ２４から低レベルのリセット信号＜ Ｒｉｉ、Ｓ
Ｅ ｒ）がマイコンシステム１００に供給され、マイコ
ンシステム１００はリセットされるのである。
第２図は本発明の他の実施例の回路構成を示すブロック
図である。同図に示す回路は、前述した第３図の回路に
おいて抵抗２１とリセットスイッチ２０との接続点をオ
ア回路２２の一方の入力に接続し、このオア回路２２の
他方の入力に電圧検出回路１５の出力を接続するととも
に、この電圧検出回路１５の出力信号の論理が第３図に
示した論理の逆になるようにした点のみが興なるもので
あり、その他の構成は同じである。すなわち、この第２
図の電圧検出回路１５は、主電源がオンの場合、低レベ
ルの出力信号を発生し、オフの場合、高レベルの出力信
号を発生するようになっている。
図である。同図に示す回路は、前述した第３図の回路に
おいて抵抗２１とリセットスイッチ２０との接続点をオ
ア回路２２の一方の入力に接続し、このオア回路２２の
他方の入力に電圧検出回路１５の出力を接続するととも
に、この電圧検出回路１５の出力信号の論理が第３図に
示した論理の逆になるようにした点のみが興なるもので
あり、その他の構成は同じである。すなわち、この第２
図の電圧検出回路１５は、主電源がオンの場合、低レベ
ルの出力信号を発生し、オフの場合、高レベルの出力信
号を発生するようになっている。
このように構成されたものにおいて、主電源がオフの場
合には、電圧検出回路１５は高レベルの出力信号を発生
し、この高レベル出力信号はオア回路２２の他方の入力
に供給されているため、この状態でリセットスイッチ２
０が操作されてオンになっても、オア回路２２の出力は
高レベルのままであり、リセット信号は発生しない、従
って、この主電源のオフ状態の時には、マイコンシステ
ム１００はリセットされない。
合には、電圧検出回路１５は高レベルの出力信号を発生
し、この高レベル出力信号はオア回路２２の他方の入力
に供給されているため、この状態でリセットスイッチ２
０が操作されてオンになっても、オア回路２２の出力は
高レベルのままであり、リセット信号は発生しない、従
って、この主電源のオフ状態の時には、マイコンシステ
ム１００はリセットされない。
一方、主電源がオンの場合には、電圧検出回路１５は低
レベルの出力信号を発生するため、この状態の時に、リ
セットスイッチ２０が操作されてオンになると、このオ
ンによる低レベル信号が２２の一方の入力に供給され、
これによりオア回路２２の出力は低レベルとなって、リ
セット信号を発生する。従って、この低レベルのリセッ
ト信号がマイコンシステム１００に供給され、マイコン
システム１００はリセットされる。すなわち、マイコン
システム１００は主電源がオンの場合のみリセットされ
るのである。
レベルの出力信号を発生するため、この状態の時に、リ
セットスイッチ２０が操作されてオンになると、このオ
ンによる低レベル信号が２２の一方の入力に供給され、
これによりオア回路２２の出力は低レベルとなって、リ
セット信号を発生する。従って、この低レベルのリセッ
ト信号がマイコンシステム１００に供給され、マイコン
システム１００はリセットされる。すなわち、マイコン
システム１００は主電源がオンの場合のみリセットされ
るのである。
なお、上記各実施例では、マイコンシステム１００全体
をバックアップするように構成しているが、これは本マ
イコンシステム１００を例えば有料放送用に使用する場
合にセキュリティ確保の点から必要なものである。すな
わち、有料放送用のＩＣとして、セキュリティ確保の点
から余分な端子は設けないようにするためにマイコンシ
ステム全体を１チツプで構成し、このように構成された
マイコンシステム１００全体をバックアップする必要が
あるからである。
をバックアップするように構成しているが、これは本マ
イコンシステム１００を例えば有料放送用に使用する場
合にセキュリティ確保の点から必要なものである。すな
わち、有料放送用のＩＣとして、セキュリティ確保の点
から余分な端子は設けないようにするためにマイコンシ
ステム全体を１チツプで構成し、このように構成された
マイコンシステム１００全体をバックアップする必要が
あるからである。
以上説明したように、本発明によれば、主電源がオフし
ている場合には、マイクロコンピュータのリセットを防
止しているので、補助電源の消耗およびマイクロコンピ
ュータの暴走によるＲＡＭの内容の破壊を防止すること
ができる。
ている場合には、マイクロコンピュータのリセットを防
止しているので、補助電源の消耗およびマイクロコンピ
ュータの暴走によるＲＡＭの内容の破壊を防止すること
ができる。
第１図は本発明の一実施例に係わるマイクロコンビエー
タのリセット回路の構成を示すブロック図、第２図は本
発明の他の実施例の構成を示すブロック図、第３図は従
来のマイクロコンピュータのリセット回路の構成図であ
る。 １２・・・補助″Ｓ Ｎ、 １５・・・電圧検出回路、 １６・・・ＲＡＭ １９・・・マイクロコンピュータ、 ２０・・・リセットスイッチ、 ２１．２３・・・抵抗、 ２２・・・オア回路、 ２４・・・トランジスタスイッチ、 １００・・・マイコンシステム。
タのリセット回路の構成を示すブロック図、第２図は本
発明の他の実施例の構成を示すブロック図、第３図は従
来のマイクロコンピュータのリセット回路の構成図であ
る。 １２・・・補助″Ｓ Ｎ、 １５・・・電圧検出回路、 １６・・・ＲＡＭ １９・・・マイクロコンピュータ、 ２０・・・リセットスイッチ、 ２１．２３・・・抵抗、 ２２・・・オア回路、 ２４・・・トランジスタスイッチ、 １００・・・マイコンシステム。
Claims (1)
- 主電源および補助電源を有し、主電源がオフした場合
、補助電源から電圧を供給されて停止状態になるマイク
ロコンピュータをリセットするマイクロコンピュータの
リセット回路であって、主電源がオフしている場合には
、マイクロコンピュータのリセットを不可能にする手段
を有することを特徴とするマイクロコンピュータのリセ
ット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2258837A JPH04138511A (ja) | 1990-09-29 | 1990-09-29 | マイクロコンピュータのリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2258837A JPH04138511A (ja) | 1990-09-29 | 1990-09-29 | マイクロコンピュータのリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04138511A true JPH04138511A (ja) | 1992-05-13 |
Family
ID=17325716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2258837A Pending JPH04138511A (ja) | 1990-09-29 | 1990-09-29 | マイクロコンピュータのリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04138511A (ja) |
-
1990
- 1990-09-29 JP JP2258837A patent/JPH04138511A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0426663B1 (en) | Apparatus for defined switching of a microcomputer to standby mode | |
| US5058075A (en) | Battery circuit for an integrated circuit (IC) memory card | |
| US5237698A (en) | Microcomputer | |
| JPS5829327A (ja) | 電源装置 | |
| US6252312B1 (en) | Direct-voltage power pack | |
| JPH0728572A (ja) | 停電時自動データ保存装置 | |
| JPS61141059A (ja) | 端末装置 | |
| JP3009236B2 (ja) | デバイスの活性保守方式 | |
| JPH022165B2 (ja) | ||
| JPS5930284A (ja) | チツプセレクト制御回路 | |
| JPS63124731A (ja) | 電子機器における２次電池の充電装置 | |
| JPS61278785A (ja) | 電子式タイマ | |
| KR0127560Y1 (ko) | 메모리 백업장치 | |
| JP3011205U (ja) | メモリｉｃ用保護回路 | |
| JPH054055Y2 (ja) | ||
| JPS63288309A (ja) | 電子機器の電源スイッチング制御回路 | |
| JP2655766B2 (ja) | 情報カード | |
| JPS60198617A (ja) | 情報処理機能を有する電子機器 | |
| JPS6369415A (ja) | 異常電圧保護回路 | |
| JPH10269327A (ja) | 制御回路 | |
| JP3158413B2 (ja) | アブソリュートエンコーダへの電源電圧供給装置 | |
| JPS60129965A (ja) | 磁気カ−ドのリ−ド・ライト装置 | |
| JPS5897721A (ja) | 電源回路 | |
| JPH01112314A (ja) | 電源装置 | |
| JPH0467219A (ja) | 停電時における半導体記憶装置のデータ保護方式 |