JPH04139529A - 図形表示装置 - Google Patents
図形表示装置Info
- Publication number
- JPH04139529A JPH04139529A JP26432390A JP26432390A JPH04139529A JP H04139529 A JPH04139529 A JP H04139529A JP 26432390 A JP26432390 A JP 26432390A JP 26432390 A JP26432390 A JP 26432390A JP H04139529 A JPH04139529 A JP H04139529A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- line
- display device
- rectangular area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は図形表示装置に関する。
従来の図形表示装置は、第２図に示す様に２つの矩形領
域から読み出したデータを格納する２組のレジスタ１１
．１２とバレルシフタ１３及て覧論理演算器（以後、Ａ
ＬＵと記す）１４とを有している。各レジスタへのデー
タの読み込み及び論理演算後のデータの書込は、それぞ
れ１メモリサイクルずつかけて行われ、表示メモリ１６
から読み出した転送元及び転送先領域データをそれぞれ
レジスタ１１．１２に格納し、論理演算データを再び表
示メモリ１６に書込み、これらをくり返すことにより２
矩形領域間の論理演算を行っていた。
域から読み出したデータを格納する２組のレジスタ１１
．１２とバレルシフタ１３及て覧論理演算器（以後、Ａ
ＬＵと記す）１４とを有している。各レジスタへのデー
タの読み込み及び論理演算後のデータの書込は、それぞ
れ１メモリサイクルずつかけて行われ、表示メモリ１６
から読み出した転送元及び転送先領域データをそれぞれ
レジスタ１１．１２に格納し、論理演算データを再び表
示メモリ１６に書込み、これらをくり返すことにより２
矩形領域間の論理演算を行っていた。
上述した従来の図形表示装置は、各レジスタへのデータ
のロード及び表示メモリへの再書込の際にそれぞれメモ
リサイクルを実行し終了させていた為、矩形領域間の論
理演算性能の高速化が不可能だという問題点がある。
のロード及び表示メモリへの再書込の際にそれぞれメモ
リサイクルを実行し終了させていた為、矩形領域間の論
理演算性能の高速化が不可能だという問題点がある。
本発明の図形表示装置は、ビットマツプ表示可能な図形
表示装置において、少なくとも１スキャンライン以上の
情報を格納できる２組のラインメモリと、前記ラインメ
モリの出力をシフトする為のバレルシフタと、前記ライ
ンメモリ及び前記バレルシフタの出力との論理演算を行
ない表示メモリに書き込む手段とを有し、前記表示メモ
リ上の２つの矩形領域どうしの論理演算を行う場合、前
記表示メモリからのデータの取り出し及び書込をライン
単位で行うことを特徴としている。
表示装置において、少なくとも１スキャンライン以上の
情報を格納できる２組のラインメモリと、前記ラインメ
モリの出力をシフトする為のバレルシフタと、前記ライ
ンメモリ及び前記バレルシフタの出力との論理演算を行
ない表示メモリに書き込む手段とを有し、前記表示メモ
リ上の２つの矩形領域どうしの論理演算を行う場合、前
記表示メモリからのデータの取り出し及び書込をライン
単位で行うことを特徴としている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例のブロック図である。ライ
ンメモリ１及びラインメモリ２は、それぞれ１２８Ｘ１
８ビツト構成のＦＩＦＯメモリである。バレルシフタ３
は、１６ビツトのレジスタを内蔵しており、ラインメモ
リ２からの１６ビツト出力データがラッチ可能で、この
内蔵しているレジスタの値とラインメモリ２からの出力
とを連続した３２ビツトとして見なし、この３２ビツト
データのうちから任意ビット数シフトした１６ビツトを
出力可能である。また、ＡＬＵ４はラインメモリ１から
の１６ビツトデータとバレルシフタ３からの１６ビツト
データとの論理演算（例えばＡＮＤ演算）を行い、デー
タバス５を経由して表示メモリ６へ出力する。データバ
ス５は、１６ビツト幅のデータバスであり、表示メモリ
６からのデータの読み出しやＡＬＵ４のデータを表示メ
モリ６へ格納する。表示メモリ６は、水平２０４８ビツ
ト×垂直１０２４ビツトの容量を持つ２値画像情報表示
用のビットマツプメモリであり、水平方向に連続した１
６ビツトに対し、１つの物理メモリアドレスが与えられ
ており、この１６ビツトを１単位としてデータ入出力を
行う。この時、表示メモリ６は専用のダイナミック型デ
ュアルポートメモリで構成されており、水平方向にメモ
リアドレスが連続している。表示メモリ６のデータは逐
次読み出され、ＣＲＴＴ上に表示される。
ンメモリ１及びラインメモリ２は、それぞれ１２８Ｘ１
８ビツト構成のＦＩＦＯメモリである。バレルシフタ３
は、１６ビツトのレジスタを内蔵しており、ラインメモ
リ２からの１６ビツト出力データがラッチ可能で、この
内蔵しているレジスタの値とラインメモリ２からの出力
とを連続した３２ビツトとして見なし、この３２ビツト
データのうちから任意ビット数シフトした１６ビツトを
出力可能である。また、ＡＬＵ４はラインメモリ１から
の１６ビツトデータとバレルシフタ３からの１６ビツト
データとの論理演算（例えばＡＮＤ演算）を行い、デー
タバス５を経由して表示メモリ６へ出力する。データバ
ス５は、１６ビツト幅のデータバスであり、表示メモリ
６からのデータの読み出しやＡＬＵ４のデータを表示メ
モリ６へ格納する。表示メモリ６は、水平２０４８ビツ
ト×垂直１０２４ビツトの容量を持つ２値画像情報表示
用のビットマツプメモリであり、水平方向に連続した１
６ビツトに対し、１つの物理メモリアドレスが与えられ
ており、この１６ビツトを１単位としてデータ入出力を
行う。この時、表示メモリ６は専用のダイナミック型デ
ュアルポートメモリで構成されており、水平方向にメモ
リアドレスが連続している。表示メモリ６のデータは逐
次読み出され、ＣＲＴＴ上に表示される。
次に、表示メモリ６上の第１の矩形領域と別の第２の矩
形領域との間で論理演算を行い、第２の矩形領域に格納
する場合について説明する。この場合、第１の矩形領域
上の１つの水平ライン上のデータはラインメモリエヘ、
またそれに対応した第２の矩形領域上の１つの水平ライ
ン上のデータはラインメモリ２へそれぞれ属した１つの
メモリサイクルで読み込みを行う。この種のダイナミッ
ク型デュアルポートメモリはニブルモードやページモー
ド等の連続又は非常に近いアドレスへの連続アクセスを
高速化するアクセスモードを有している為、それらのモ
ードを用いて連続アドレスへの連続アクセスは非常に高
速化が可能である。また、この様にしてラインメモリ１
及びラインメモリ２へ取り込まれたデータは、所望の形
態に加工された形でＡＬＵ４より取り出され、読み出し
時と同様に１水平ライン分のデータを連続して書込む。
形領域との間で論理演算を行い、第２の矩形領域に格納
する場合について説明する。この場合、第１の矩形領域
上の１つの水平ライン上のデータはラインメモリエヘ、
またそれに対応した第２の矩形領域上の１つの水平ライ
ン上のデータはラインメモリ２へそれぞれ属した１つの
メモリサイクルで読み込みを行う。この種のダイナミッ
ク型デュアルポートメモリはニブルモードやページモー
ド等の連続又は非常に近いアドレスへの連続アクセスを
高速化するアクセスモードを有している為、それらのモ
ードを用いて連続アドレスへの連続アクセスは非常に高
速化が可能である。また、この様にしてラインメモリ１
及びラインメモリ２へ取り込まれたデータは、所望の形
態に加工された形でＡＬＵ４より取り出され、読み出し
時と同様に１水平ライン分のデータを連続して書込む。
以上説明したように本発明は、１スキャンライン以上の
情報が格納可能なラインメモリを２組用い、転送元及び
転送先の矩形領域の１水平ラインのデータを連続したメ
モリサイクルを用いて各ラインメモリへロードでき、ま
た２組のラインメモリに取込まれたデータを用いて、転
送先矩形領域の１水平ラインのデータを連続したメモリ
サイクルを用いて格納できる為、単位データ当りのメモ
リアクセスタイムを高速化できる効果がある。
情報が格納可能なラインメモリを２組用い、転送元及び
転送先の矩形領域の１水平ラインのデータを連続したメ
モリサイクルを用いて各ラインメモリへロードでき、ま
た２組のラインメモリに取込まれたデータを用いて、転
送先矩形領域の１水平ラインのデータを連続したメモリ
サイクルを用いて格納できる為、単位データ当りのメモ
リアクセスタイムを高速化できる効果がある。
第１図は本発明の一実施例のブロック図、第２図は従来
例のブロック図である。 １．２・・・ラインメモリ、３・・・バレルシフタ、４
・・・ＡＬＵ、５・・・データバス、６・・・表示メモ
リ、７・・・ＣＲＴ。
例のブロック図である。 １．２・・・ラインメモリ、３・・・バレルシフタ、４
・・・ＡＬＵ、５・・・データバス、６・・・表示メモ
リ、７・・・ＣＲＴ。
Claims (1)
- 【特許請求の範囲】 １、ビットマップ表示可能な図形表示装置において、２
組のラインメモリと、前記ラインメモリの出力をシフト
する為のバレルシフタと、前記ラインメモリ及び前記バ
レルシフタの出力との論理演算を行ない表示メモリに書
き込む手段とを有することを特徴とする図形表示装置。 ２、前記ラインメモリが、少なくとも１スキャンライン
以上の情報を格納可能なことを特徴とする請求項１記載
の図形表示装置。 ３、前記表示メモリ上の矩形領域同士の論理演算を行う
場合、前記表示メモリからのデータの取り出し及び書込
をライン単位で行うことを特徴とする請求項１記載の図
形表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26432390A JPH04139529A (ja) | 1990-10-01 | 1990-10-01 | 図形表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26432390A JPH04139529A (ja) | 1990-10-01 | 1990-10-01 | 図形表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04139529A true JPH04139529A (ja) | 1992-05-13 |
Family
ID=17401589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26432390A Pending JPH04139529A (ja) | 1990-10-01 | 1990-10-01 | 図形表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04139529A (ja) |
-
1990
- 1990-10-01 JP JP26432390A patent/JPH04139529A/ja active Pending
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