JPH04139700A

JPH04139700A - 半導体記憶装置

Info

Publication number: JPH04139700A
Application number: JP2261213A
Authority: JP
Inventors: Mitsuya Kinoshita; 充矢木下; Shigeru Mori; 茂森; Kiichi Morooka; 諸岡　毅一; Hiroshi Miyamoto; 博司宮本; Shigeru Kikuta; 菊田　繁; Masato Suwa; 諏訪　真人
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-09-29
Filing date: 1990-09-29
Publication date: 1992-05-13
Anticipated expiration: 2012-04-16
Also published as: DE4132116A1; US5574729A; KR950007456B1; JP2600018B2; KR920006997A; DE4132116C2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、冗長回路に関するものである。

〔従来の技術〕

第１４図は、従来のコラム選択線方式を用いた構成図の
第１の例を示している。まず、ここではシェアートセン
スアンプを用いた構成で、４つのブロック（Ａブロック
−Ｄブロック）にわたりてコラム選択線か走−・でいる
場合を考える。各プロ、りは、ツー１−線（ＷＬ’）ど
ヒ・Ｉ・線（Ｂｌｊかマド１゜ノクスＩ−に配置された
メモリセルアレイ部（６）と、センスアップ１１０線対
か配置されている領域（２）とスペアのコラム（スペア
のヒフ・ト線対）のある領域０２・から構成されている
。また、各プロ、りから出力されている、通常のヒツト
線対から読みたされた信号を伝達するノーマル用ｌ１０
Ｋ線対（８ａ）と、スペアのヒツト線対から読みだされ
た信号を伝達するスペア用１７０線対（９）とか、切り
替えスイッチａｔ＋にはいっている。各プロング毎に、
ヒユーズプロゲラＩ、回路α０）か設けてあり、ヒユー
ズプローによってプログラムされたスペアアトし・又と
、入力されたアドレス信号ＡＯ，Ａ＋、・・の一致不一
致によ−）で、切り替えスインチ１１）をコントロール
し、ノマルｌ１０（８ａ）とスペアＩ１０　ｆ９＋のど
ちらかの信号を、増幅器（７）に伝え、出力している。

又、シェア−トセンスアンプの場合であるので、左側の
ブロックからのヒフ［・線対ＢＬＬ、　／ＢＬＬ、或い
は、右側のブロックからのピノ［・線対ＢＬＲ，／ＢＬ
ＲとセンスアンプのノートＮ１．　Ｎ２との切り変えは
、プロ、り選択信号ＳＬ、　ＳＲによ−、て制御されろ
ＮチャネルＭＯ３ｌ・ランノスタＱ１．　Ｑ２．　Ｑ３
．　Ｑ、＋＋＝よ−）てイ］゛な才つ才１、ノートＮ１
．　Ｎ２とノーマル用Ｉ１０線Ｎ（８ａ）との接続は、
コラム線対線（４ａ）でコントロールされるＮチャネル
ＭＯ３）ラシノスタＱ５、Ｑ６て行なわれる。スペアの
場合は、左側のプロ２・りからのスペアヒ、１・線対５
ＢＬＬ、　／５ＢＬＬ、或いは、右側のブロックからの
スペアピット線対５ＢＬＲ，、’５ＢＬＲとセンスアン
プのノー１”Ｎ３．　Ｎ４との切り変えも同様に、ブロ
ア・り選択信号ＳＬ、　ＳＲによって制御されるＮチャ
ネルｋｌＯ３トランノスタＱ７．　Ｑ８．　Ｑ９．　Ｑ
ＩＯを二よって行な才）れ、ノー　）’Ｎ３．　Ｎ４と
スペア用Ｉ１０線対（９）との接続は、スペアコラム選
択線０３でコントロールされるＮチャネルＭＯ５ｈラン
ノスタＱｌｌ　、Ｑ１２て行な才〕れる。

次に動作について説明する。今、左側のブロックかアク
ティブ状態にある場合を考える。第１５図（二、信号の
タイムチャートを示すか、まずタイミングＴｌで選択さ
れないブロックである右側のブロックを、信号ＳＲを“
Ｌ”にすることて切り離す。

次に、タイミングｔ２てワード線か立ち上かＩ９、ノー
マルと、スペアのヒ・）・線対の片側（ここてはＢＬＬ
、　５ＢＬＬ、）にメモ１ノセルのデータか読みたされ
、ノーマルと、スペアのヒ１１・線対に電位差かできる
。（こ二では“Ｈ”読みたし）タイミングｔ３てセンス
アンプか活性化され、ノーマルと、スペアのし、１−線
対に発生した微少電位差を増幅する。

ノーマ、ｙＬと、スペアのヒツト・線対に十分電位差か
ついたタイミンクｔ４て、アトしス信号ＡＯ，へＩＡｎ
て選はねたコラム選択線（４ａ）ど、スペアコラム選択
信号ａ３か活性化され、選択されたヒツト線χｔＢＬＬ
、　／ＢＬＬと、スペアのヒツト線対５ＢＬＬ、　／５
ＢＬ１．、、とか、ノーマル用１１０線χすと、スペア
用Ｉ／２０線対とに、それぞれ接続される。また、ヒユ
ーズプログラム回路ａＯ）では、対応したブロックの中
にあるコラムの不良アドレスをあらかしめ調へておき、
ヒユーズをプローすることによってプロ７ラムしておく
。

入ってきたアドレス信号ＡＯ，，Ａ１．　、、、Ａｎか
、不良の存在するコラムアドレスに対応したとき、スペ
アのＩ１０線対（９）を選ぶようにφ、八へＤ７５−コ
／トロールされ、その信号か増幅器（７）に伝えられ、
出力される。入−てきたアトしス信号ＡＯ，Ａ１．・　
Ａｎか、不良の存在するコラムアトしスに対応しないと
きは、ノーマルの１，７０線対（８ａ）か選はれろよう
にコシ］・ロールされ、同様に増幅器（７）に伝えられ
、出力される。

こ二で、上記第１の従来の冗長回路では、ロウ−括書き
込みや、ラインモートテストなとの、同時に複数のコラ
ム選択線を選択状態とする操作を実現することは出来な
い。すなわち、第１４図に示すような従来のコラ１４選
択線力式による冗長回路方式では、ノーマルのＩ１０線
対（８ａ）に接続されているコラム選択線（４）は、不
良である場合かある。

従−て、行単位−括書き込みやし・インモートテストな
との、同時に複数のコラム選択線を選択状態とする操作
を正しく行なうためには全てのメモリセルに不良か存在
しないことか必要となって、不良救済か無意味となる。

また、上記第１の従来例では、プローする必要のあるヒ
ユーズの数は、一般に不良であったコラノー、アドレス
の数より多い。すなわち、最大の場合は、各ゴロツクに
おいて、コラムアドレスのＩ＝　ｎに等しい数のヒユー
ズをヒユーズブローしな・【ではならない。まｌ二、ス
ペアのコラム（スペアのヒツト線対）のある領域Ｏ３を
各ブロックで共有しているｌ二め、ブロック分割されｔ
ニメモリセルアしイの各ブロア・りに対して独立に不良
救済を行なうことはできない。

第１６図は、従来のコラム選択線方式を用いた構成図の
第２の例を示している。￥ｒｌＩ記第１の従来例と同様
にノエアー！・センスアンプを用いた構成で、４つノフ
ロノク（Ａブロック−Ｄ　’７０ツク）にうたってコラ
ム選択線か走っている場合を考える。

各ブロックは、ワード線（Ｗｌｊとヒツト線（８口かマ
トリックス上に配置されたメモリセルアレイ部（６）と
、センスアンプとＩ１０線対か配置されている領域（２
）と、スペアのコラム　（スペアのビット線対）のある
領域Ｏ３から構成されている。コラム選択線（１＋には
、各コラム選択線（４）に対応して複数のスイッチ回路
０滲か設けてあり、そのスイッチ回路０滲にはそれぞれ
ヒユーズげ）か設けられている。テストの結果、あるコ
ラム選択線か不良となると、それに対応するヒユーズ（
ｆ）はヒユーズブローされる。

スイッチ回路側は、ヒユーズげ）かヒユーズブローされ
ると、対応するコラム選択線（４）をコラムデコーダｆ
ｌ＋から電気的に分離する。また、ヒユーズプログラム
回路（１０）か設けてあり、ヒユーズブローによってブ
ロクラムされたスペアアドレスと、入力されたアドレス
信号ＡＯ，，Ａ１．・・・・・・Ａｎか一致した場合に
は、スペアコラムデコーダ（１ａ）を駆動する。以上の
様にして冗長回路を構成する。センスアンプの動作、構
成については、前記第１の従来例と同様であるので説明
を省略する。たたし、上記のような構成をとることによ
り、Ｉ１０線（８）は常に正常なコラム選択線に接続さ
れることとなる。従って、前記第１の従来例とは異なり
、スペア用１１０線、およびＩ１０線を切り替えるため
の切り替えスイッチは不必要である。

ここで、上記第２の従来の冗長回路では、ロウ−括書き
込みや、ラインモートテストなとの、同時に複数のコラ
ム選択線を選択状態とする操作を実現できる。すなわち
、第１６図に示すような従来のコラム選択線方式による
冗長回路方式では、１・０線灯（８）の接続しているコ
ラム選択線はず＼て正常であり、同時に複数のコラム選
択線を選択状態とする操作を正しく行なうことか可能で
ある。しかし、上記第２の実施例では、ブローする必要
の庄）るし、−ズの数は、一般に不良であったコラムア
ドレスの数より多い。すなわち、最大の場合は、コラム
了１・しスの幅ｎに等しい数のヒユーズをヒユーズブロ
ーしなくてはならない。また、スペアのコラムデコーダ
（１ａ）は各ブロックで共有されるため、ブロック分割
されたメモリセルアレイの各ブロックに対して独立に不
良救済を行なうことはできない。

〔発明か解決しようとする課題〕

ｍｊ記第１の従来の冗長回路では、ロウ−括書き込みや
、ラインモートテストなとの、同時に複数のコラム選択
線を選択状態とする操作を実現することは出来ない。

それに加え、前記第１の従来の冗長回路では、各ブロッ
ク毎に切り替えスイッチやヒユーズプログラム回路を設
ける必要かあり、レイアウト面積力・増大する。また、
ヒユーズプログラム回路で、アドレス信号の一致不一致
を検出し、切り替えスイッチへ信号を送って制御する必
要かあり、時間の損失か生しる。さらに、毎回スペアの
ヒツト線対やＩ１０線対をアクセスしに行くため、消費
電力等の点ても無駄かある。しかも、ブローする必要の
あるヒユーズの数は、一般に不良であったコラムアドレ
スの数より多いため、不良救済において困難か生しる。

また、ブロック分割されたメモリセルアレイの各ブロッ
クに対して独立に不良救済を行なうことはできず、救済
効率か低下する。

前記第２の従来の冗長回路では、ロウ−括書き込みや、
ラインモートテストなとの、同時に複数のコラム選択線
を選択状態とする操作を実現できるか、コラムデコーダ
回路の内部にスイッチ回路やヒユーズを設ける必要かあ
り、また、ヒユーズプログラム回路を設ける必要かあっ
て、レイアウト面積か増大する。また、ヒユーズプログ
ラム回路で、アドレス信号の一致不一致を検出し、スイ
ッチ回路へ信号を送って制御する必要かあり、時間の損
失か生しる。しかもブローする必要のあるヒユーズの数
は、一般に不良であったコラムアドレスの数より多いた
め、不良救済において困難か生しる。また、スペアのコ
ラムデコーダ（１ａ）ハ各ブロックで共有されるため、
ブロック分割されｔメモリセルアレイの各ブロックに対
して独立に不良救済を行なうことはできず、救済効率か
低下する。

この発明は上記のような問題点を解決するためになされ
たもので、不良救済か容易に行なえるようにした回路を
提供するものである。

〔課題を解決するための手段〕

この発明に掛かる冗長回路は、コラム選択線自体を、メ
インとサブに分け、その間にヒユーズブローによって制
御できるスイッチ群を設け、不良のアドレスを選択しな
いようにスイッチを切り分けるように制御することで、
メインのコラム選択線と、サブのコラム選択線とを、直
接接続する事か出来るように構成したものである。

〔作用〕

この発明に掛かる冗長回路は、上記のように構成されて
いるため、ロウ−括書き込みやラインモトテストなとの
、同時に複数のコラム選択線を選択状態とする操作を実
現できる。また、１１０線切り替えスイッチないしコラ
ムデコーダ分離用スイッチ回路や、アドレス信号と不良
アドレスの一致不一致を検出するためのヒユーズプログ
ラム回路を配する必要かなくレイアウトか省面積となり
、又、メインのコラム選択線と、サブのコラム選択線と
を、直接接続する事かできるため、ここでのアクセス遅
延を最小にすることかできる。さらに、ブロック分割さ
れたメモリセルアレイの各ブロックに対して独立に不良
救済を行なうことかできるので、救済効率か高まる。ま
た、スペアの１７０線対や、スペアコラム選択信号か不
用となり、消費電力の無駄もなくすことか出来る。しか
も、各ブロックにおいて、ブローする必要のあるヒユー
ズの数はそのブロンク内で不良であったコラムアドレス
の数に等しく、前記従来例に示したヒユーズのプログラ
ムに比へて少ないため、不良救済かより容易である。

〔実施例〕

第１図は、この発明の１実施例である冗長回路の構成を
示すブロック図である。従来例と同様にフェアートセン
スアンプを用いた構成で、４つのブロック（Ａブロック
−Ｄブロック）にわたっコラム選択線か走っている場合
を考える。各ブロックは、ワード線（ＷＬ）とヒント線
（ＢＬ）かマトリックス上に配置されたメモリセルアレ
イ部（６）と、センスアンプとＩ１０線対か配置されて
いる領域（２＋と、シフトリダンダンシを形成している
領域（３）で構成されている。アドレス信号（ＡＯ，Ａ
Ｉ、・・・・・Ａｎ）の組み合わせて選択されるメイン
のコラム選択線群（４）の本数より、１本多いサブのコ
ラム選択線群（５）か、各ブロック（Ａ−Ｄ）に配置さ
れている。コラム選択線、ピント線、センスアンプ、Ｉ
１０線の構成は、従来例の場合と同しである。

次に動作について説明する。メモクセ４アレイの動作、
は従来の場合と同し動きをする。今、左側のブローりか
アクティブ状態にある場合を考える。第３図に、信号の
タイムチャートを示すか、まずタイミングｔ１て選択さ
れないブロックである右（ＩＩＩのブロックを、信号Ｓ
Ｒを“Ｌ”にすることて切り離す。次に、タイミングｔ
２てワード線か立ち上かり、ヒツト線対の片側（ここで
はＢＬＬ）にメモリセルのデータか読みだされ、ヒツト
線対に電位差かできる。（ここでは“Ｈ”読みたし）タ
イミングｔ３てセンスアンプか活性化され、ヒツト線対
に発生した微少電位差を増幅する。ヒツト線対に十分電
位差かついたタイミングｔ４て、アドレス信号ＡＯ，Ａ
Ｉ・・・・・Ａｎて選ばれたメインのコラム選択線（４
）か活性化され、シフトリダンダンシのスイッチを介し
てサブのコラム選択線か活性化され、選択されたヒツト
線対日ＬＬ、　／ＢＬＬかＩ１０線に接続される。

このようにして、Ｉ１０線に電位差か発生し、増幅器（
７）で増幅されて出力される。

ここで、シフトリダンダンシは、第２図に示すように複
数のヒユーズ群と高抵抗負荷Ｚ１、複数の第１のスイッ
チ手段ＴＧＩ　、複数の第２のスイッチ手段ＴＧ２で構
成されている。第２図において、ＴＧＩの制ＷＪ　ｒＭ
子Ｃに“Ｈ”信号か与えられると、ＴＧＩは導通状態と
なり、ＴＧＩの制御入力端子Ｃに“Ｌ　”信号か与えら
れると、ＴＧＩは非導通状態となる。

一方、ＴＧ２の制御端子Ｃに“Ｈ”信号か与えられると
、ＴＧ２は非導通状態となり、ＴＧ２の制御入力端子Ｃ
に“Ｌ”信号か与えられると、ＴＧ２は導通状態となる
。

ヒユーズブローでプログラムすることによる、メインの
コラム選択線（４）の信号線）、０、〜．ｌ、・・Ｙ、
ｌ　と、サブのコラム選択線（５）の信号線ａ−ｄ；０
、ａ−ｄ、Ｉ　、−−−−＝ａ−ｄ；ｉ　、ａ−ｄ；ｉ
＋１　との接続の切り替えを、第２図について説明する
。まず、あらかしめ各ブロックについて、不良アドレス
を調へておく。次に、以下Ａブロックを例にとって説明
すると、仮にｎ番目のサブのコラム選択線ａｎにつなが
るコラムアドレスか不良であった場合、ｎ番目のヒユー
ズであるヒユーズｎをブローする。こうすることにより
、電位供給パス（Ｐ）の電源電位〜’ｃｃから切り離さ
れた部分の電位は接地電位ＧＮＤとなる。そのため、ア
ドレスＡｎに対するアクセスはｎ＋１番目のサブのコラ
ム選択線ａｎ＋Ｉに、同様にしてアドレス４ヘロ＋１．
　Ａｎ＋２．・・・・Ａｉに対するアクセスはサブのコ
ラム選択線ａｎ＋２．　ａｎ＋３．・・・・ａｉ＋Ｉに
対して行なわれることとなり、不良救済か実現する。

各ブロックに対して独立に行われる上記の不良救済を、
第４図に示す。第４図において、サブのコラム選択線ｂ
ｌおよびＣＯは不良てあったとし、それ以外の全てのサ
ブのコラム選択線は正常であったとする。第４図に示す
ように、Ａブロック及びＤブロックには不良かないため
、Ａブロック及びＤブロックに対しては不良救済は行わ
ない。また、Ｂブロックにおいてはサブのコラム選択線
ｂｌか不良であるため、Ｂブロックのヒユーズ１　（図
示しない）にブローを行う。同様に、Ｃブロックにおい
てはサブのコラム選択線Ｃｏか不良であるため、Ｃブロ
ックのヒユーズ０（図示しない）にブローを行う。した
かって、第４図に示すように、異なるアドレスのサブの
コラム選択線に不良か発生した場合にも、各ブロックの
内部で不良となったサブのコラム選択線か１つてあれは
、救済か実現できる。上記の不良救済を各ブロックに対
して行なった後は、メモリセルアレイは不良を含まない
状態となるため、従来例に示したような、ヒユーズプロ
グラム回路でアドレス信号と不良アドレスの一致不一致
を検出し、切り替えスイッチへ信号を送る制御を行なう
必要はない。また、ロウ−括書き込みやラインモートテ
ストなとの、同時に複数のコラム選択線を選択状態とす
る操作を実現できる。

第５図に、本発明の第１の他の実施例を示す。

第５図においては、高抵抗負荷Ｚｌか、電源電位Ｖｃｃ
とヒユーズ０との間の位置に配置されている。

こうすることにより、サブのコラム選択線ａｇｏ、ｂｏ
。

ｃ；０．６；Ｏか、ヒユーズか１つも切断されない場合
には選択されないスペアのサブのコラム選択線となるか
、その他は第２図に示した実施例と同様のシフトリダン
ダンシか実現する。

第６図に、本発明の第２の他の実施例を示す。

第６図において、不良か発生しなかった場合には、ヒユ
ーズ１＋１をブローする。そうすることにより、不良か
発生しなかったブロックに対しても必ずヒユーズブロー
を行なう必要は生しるか、電位供給パス（Ｐ）か、ブロ
ック内に不良か発生しなかった場合にも常に遮断される
ため、低消費電力化されたシフトリダンダンシか実現す
る。

第７図に、本発明の第３の他の実施例を示す。

第７図において、不良か発生しなかった場合には、ヒユ
ーズ０をブローする。そうすることにより、不良か発生
しなかったブロックに対しても必ずヒユーズブローを行
なう必要は生しるか、電位供給パス（Ｐ）か、ブロック
内に不良か発生しなかった場合にも常に遮断されるため
、低消費電力化されたシフトリダンダンシか実現する。

第８図に、本発明の第４の他の実施例を示す。

第２図においては、電位供給パス（Ｐ）に電位を与える
手段として高抵抗負荷（Ｚｌ）を用いたか、ＶｃｃかＯ
ｖから立ち上がった時に、電位供給パン（Ｐ）の電位が
安定するのに時間かかかる。そこで、高抵抗負荷（２＋
）の代りに、第８図に示す電り設定回路（Ｖｌ）を用い
るとよい。

電位設定回路（Ｖｌ）は、２つのＮＭＯ５型トランンス
タ（ＱＳＩ）　、（ＱＳ２）及びインバータ（１１）で
構成される。第１のＮＭＯ３型トランンスタ（ＱＳＩ）
は、アドレス変化時に発生する負のパルス（／ＡＴＤ）
を反転した正のパルス（ＡＴＤ）てＯＮＬ、’を位供給
パス（Ｐ）の電位を接地電位ＧＮＤとしようとする。し
かし、通常ヒユーズを切断しないときは電位供給バス（
Ｐの電位かほとんと電源電位ＶＣＣとなるようにＯＮ抵
抗を大きく設定する。ヒユーズ（１）・・・・・（ｎ）
のいずれかか切断されたときは、電位供給バス（Ｐ）の
電源電位Ｖｃｃから切り離された部分の電位が下降する
。すると、インバータ（１１）は電源電位Ｖｃｃを出力
し、この出力をゲート入力とする第２のＮＭＯ３型Ｏ３
ンジスタ（ＱＳ２）かＯＮＬで、ラッチがかかる。

この電位設定回路（ｖｌ）によって、急峻かつ安定に、
電圧供給バス（Ｐ）に対して、不良アトしス救済時に接
地電位ＧＮＤを供給てきる。

第９図に、本発明の第５の他の実施例を示す。

第５図においては、電位供給バス（Ｐ）に電位を供給す
る手段として高抵抗負荷（Ｚｌ）を用いたか、Ｖｃｃか
０から立ち上がった時に、電位供給バス（Ｐ）の電位か
安定するのに時間かかかる。そこで、高抵抗負荷（ｚｌ
）の代りに、第９図に示す電位設定回路（■２）を用い
るとよい。

電位設定回路（Ｖ２）は、２つのＰＭＯ５型Ｏ５ンジス
タ（ＱＳ３）　、（ＱＳ４）及びインバータ（１１）で
構成される。第１のＰＭＯ５型トラシシスタ（ＱＳ３）
は、アドレス変化時に発生する負のパルス（／ＡＴＩＩ
）てＯＮＬ、電位供給バス（Ｐ）の電位を電＃電位Ｖｃ
ｃとしようとする。しかし、通常ヒユーズを切断しない
ときは電位供給バス（Ｐ）の電位かはとんと接地電位Ｇ
ＮＤとなるようにＯＮ抵抗を大きく設定する。ヒユーズ
ｆ１＋・・・・・（ｎ）のいずれかか切断されたときは
、電位供給バス（Ｐ）の接地電位ＧＮＤから切り離され
た部分の電位か上昇する。すると、インバータ（１１）
は電源電位Ｖｃｃを出ツノし、この出方をケート入力と
する第２のｐＭｏｓｔｑトラシノスタ＜Ｑｓ４）が０＼
して、ラッチかかかる。

この電位設定回路（ｖ２）によって、ｅ峻かつ安定に、
電位供給バス（Ｐ’）に対して、不良アドレス救済時に
電源電位Ｖｃｃを供給てきる。

第１０図に、本発明の第６の他の実施例を示す。

第１Ｏ図において、第３のスイッチ手段ＴＧ３は、制御
端子ＣＩに加えられる電位か“Ｈ”てあり、かつ制御端
子Ｃ２に加えられる電位が“Ｌ”である場合には導通状
態となり、制御端子ｃ１に加えられる電位か“Ｌ”であ
り、かつ制ｉｉ！Ｉｌ端子ｃ２に加えられる電位か“Ｈ
”である場合には非導通状態となる。

ここで、制御端子ＣＩに加えられる電位と逆の電位が制
御端子Ｃ２に加えられるようにするため、インバータ回
路１１か配置されている。第１０図に示したような配置
をとることにより、第２図に示した実施例と同様な動作
を行なうシフトリダンダンシが実現する。

第１１図に、本発明の第７の他の実施例を示す。

上記実施例においては、メインのコラム選択線群（４）
の本数より１本多いサブのコラム選択線群（５）が各ブ
ロノグに設けられていたか、メインのコラム選択線ｎ（
４）の本数より２本以上多いサブのコラム選択線ｎ（５
）を設けた場合にも、上記に示したような冗長回路構成
は可能である。そのような、メインのコラム選択線群（
４）の本数より２本以上多いサブのコラム選択線群（５
）を各プロ、りに設けた場合のシフトリダンダンシの第
１の例を第１１図に示す。

第１１図においては、メインのコラム選択線群（４）の
本数より２本多いサブのコラム選択線群（５）を設けて
いる。ここで、前記スイッチ手段ＴＧＩをメインのコラ
ム選択線とサブのコラム選択線との間に２段設けること
により、各ブロックあたり２本のコラムアトレス不良を
それぞれ独立に救済することかできる。この場合には、
不良救済を二度に分けて行うことにより、−度目の不良
救済で置換されたスペアのサブのコラム選択線が不良で
あった場合にも二度目の不良救済救済を試みることがで
きるなと、より多くの場合に不良を救済することができ
る４、さらに、第１１図では前記スイッチ手段ＴＧＩを
、メインのコラム選択線とサブのコラム選択線との間に
２段設けているか、３段し’Ｊ上のスイッチ手段ＴＧＩ
をメインのコラム選択線とサブのコラム選択線との間に
設けた場合にも本発明は同様の効果を得ることかできる
。

メインのコラム選択線群（４）の本数より２本以上多い
サブのコラム選択線群（５）を各ブロックに設けた場合
のシフトリダンダンシの第２の例を第１２図に示す。第
１２図において、旧はＮＯＲ回路である。

第１２図においては、メインのコラム選択線群（４）の
本数より２本多いサブのコラム選択線群（５）を設けて
いる。ここで、前記スイッチ手段ＴＧＩを組み合わせる
ことにより、１本のメインのコラム選択線と３本のサブ
のコラム選択線の中のいずれか１本を導通状態どする構
成を持ったものとしている。

この場合にも、各ブロックあたり２本のコラムアドレス
不良をそれぞれ独立に救済することかできるとともに、
不良救済を二度以上に分けて行うことにより、−度目の
不良救済で置換されたスペアのサブのコラム選択線か不
良であった場合にも二度目の不良救済救済を試みること
かできるなと、よ１）多くの場合に不良を救済すること
かできる。

さらに、第１２図では前記スイッチ手段ＴＧＩを、本の
メインのコラム選択線と３本のサブのコラム選択線の中
のいずれか１本を導通状態とする構成を持ったものとし
ているか、前記スイッチ手段ＴＧＩを組み合わせること
により、１本のメインのコラム選択線と４本以トのサブ
のコラム選択線の中のいずれか１本を導通状態とする構
成を持−０たも、のとしても、本発明は同様の効果をあ
けることかできる。

また、第１１図に示した冗長回路と第１２図に示した冗
長回路は、組合わせて用いることもてき、その場合にも
本発明は同様の効果をあげることかできる。

以上示したシフトリダンダンシにおいて、具体的なスイ
ッチ手段の例としては、第１３図に示すようなものか可
能である。

第１３図ａにおいて、ＱｒＪはＮチャネルＭＯ５ｈラン
ジスタ　（以後、ＮＭＯ３Ｔｒと呼ぶ）である。ＮＭＯ
３Ｔｒ”１１の制剖端７’（Ｃ）に“Ｈ”電位か与えら
れると、Ｎ　Ｍ　ＯＳ　Ｔ　ｒ　Ｃ！Ｏの第１の電流経
路端子（ＳＮ）と第２の電流経路端ｆ’　（Ｓ２）は導
通状態となる。また、ＮＭＯ３Ｔｒ四の制御端子（Ｃ）
に“Ｌ”電位か与えられると、ＮＭＯ５Ｔｒ■の第１の
電流経路端子（Ｓｌ）と第２の電流経路端子（Ｓ２）は
非導通状態となる。

ここで、第１のスイッチ手段ＴＧＩ　としてＮ〜１０３
Ｔｒ■を、第２のスイッチ手段ＴＧ２としてＰＭＯ３Ｔ
ｒ（２１）を用いることによりシフトリダンダンシを実
現する。

第１３図すにおいて、■はＮＭＯ３Ｔｒである。１１は
インバータ回路である。第１のスイッチ手段ＴＧ＋は、
第１３図ａに示したものと同一である。また、第２のス
イッチ手段ＴＧ２１！、インバータ回路１１とＮＭＯ３
Ｔｒ（至）を組み合わせることによって実現している。

第１３図Ｃにおいて、（２１）はＰＭＯ３Ｔｒである。

１１はインバー９回路である。第２のスイッチ手段ＴＧ
２は、第１３図ａに示したものと同一である。また、第
１のスイッチ手段ＴＧＩは、インバータ回路１１とＰＭ
Ｏ３Ｔｒ（２Ｎ）を組み合わせることによって実現して
いる。

第１３図ｄにおいて、■はＮＭＯ３Ｔｒてあり、（２１
）はＰＭＯ３Ｔｒであって、図示したよう＋：　ｃｕｏ
ｓ　トランスファーケートか形成されている。第７図Ｃ
において、ＮＭＯ５Ｔｒ（２０）とＰＭＯ３Ｔｒ（２１
）は、第１３図ａにおいて説明したスイッチ手段として
働くため、スイッチ手段ＴＧ３か実現する。たたしこの
場合、第１３図ｄに示したように、スイッチ手段ＴＧ３
は２つの制御端子ｃ１およびＣ２を持ち、Ｃ１およびＣ
２は第１０図に示し。

たように結線されることとなる。

第１３図ｅにおいては、（ト）はＮＭＯ３Ｔｒであり、
（２１）はＰＭＯ５Ｔｒであって、図示したようにＣＭ
ＯＳクロックドインバータか形成されている。ＮＭＯ３
Ｔｒ囚とＰＭＯ３Ｔｒ（２１）は、第１３図ａにおいて
説明したスイッチ手段として働くため、スイッチ手段か
実現する。なお、第１３図ｅにおいては、第１の電流経
路端子（Ｓｌ）に加えられたものと同し電位か第２の電
流経路端子（Ｓ２）に出力されるようにするため、イン
バータ回路（１１）を図示した位置に配置する。たたし
この場合、第１３図ｅに示したように、スイッチ手段Ｔ
Ｇ３は２つの制御端子ｃ１およびＣ２を持ち、ｃｌおよ
びＣ２は第１０図に示したように結線されることとなる
。

また、実際のノフトリダンダンンにおいて、各々のスイ
ッチ手段ＴＧ３の第２の電流経路端子（ＳＲ）の幾つか
に、同一のサブのコラム選択線（５）か接続される場合
には、インバータ回路ＩＩを共有してもよい。

第１３図ｆにおいては、囚はＮＭＯＳＴｒであり、（２
１）はＰＭＯ３Ｔｒであって、図示したようにＣＭＯＳ
クロンクトインバータか形成されている。Ｎ〜（Ｏ５Ｔ
ｒ■とＰＭＯＳＴ＋（２１）は、第１３図ａにおいて説
明したスイッチ手段として働くため、スイッチ手段か実
現する。なお、第１３図ｆにおいては、第１の電流経路
端子（Ｓｌ）に加えられたものと同し電位か第２の電流
経路端子（ＳＲ）に出力されるようにするため、インバ
ータ回Ｉｔ’＠　（ＩＩ）を図示した位置に配置する。

たたしこの場合、第１３図ｆに示したように、スイッチ
手段ＴＧ３は２つの制御端子Ｃ１およびＣ２を持ち、ｃ
ｌおよびＣ２は第１０図に示したように結線される二と
となる。

また、実際のソフトリダンダンンにおいて、各々のスイ
ッチ手段ＴＧ３の第１の電流経路端子（Ｓｌ）の幾ツか
に、同一のメインのコラム選択線（４）か接続される場
合には、インバータ回路１１を共有してもよい。

さらに、上記実施例においては、サブのコラム選択線を
切り替える手段としてヒユーズブローを用いたか、不良
アドレス情報の不揮発記憶素子への書き込みなと、ヒユ
ーズブロー以外の切り替え手段を用いても本発明は同様
の効果を上けることかできる。

なお、上記の実施例てはすへてコラム線の冗長回路につ
いて述へたか上記に述へた冗長回路はロウ線に対しても
同様に実現することかてき、同様の効果を発揮する。

〔発明の効果〕

本発明によれば、ロウ−括書き込みやラインモートテス
トなとの、同時に複数のコラム選択線を選択状態にする
操作を実現できる。また、冗長回路において、１１０線
切り替えスイッチないしコラムデコーダ分離用スイッチ
回路や、アドレス信号と不良アＩレスの一致不一致を検
出するためのヒユーズプログラム回路を配する必要かな
くレイ了つ［・か省面積となり、又、メインのコラム選
択線と、サブのコラム選択線とを、直接接続する事か出
来るため、ここてのアクセス遅延を最小にすることか出
来る。さらに、ブロック分割されたメモリセル了レイの
各ブロックに対して独立に不良救済を行なうことかでき
るので、救済効率か高まる。

また、スペアのＩ１０線対や、スペアコラム選択信号か
不用となり、消費電力の無駄もなくすことか出来る。し
かも、各ブロックにおいて、ブローする必要のあるヒユ
ーズの数はそのブロック内で不良であったコラムアドレ
スの数に等しく、前期従来例に示したヒユーズのプログ
ラムに比へて少ないため不良救済かより容易である。

【図面の簡単な説明】

第１図は、本発明に係わる冗長回路の一実施例を示す図
、第２図は、本発明に係わる冗長回路の一実施例におけ
るノフトリダンダンンの構成を示す図、第３図は、本発
明に係わる冗長回路の一実施例の動作を説明するための
タイミング図、第４図は、本発明に係わる冗長回路の一
実施例の動作を説明するための図、第５図ないし第１３
図は、本発明に係わる冗長回路の他の実施例を示す図、
第１４図は、従来の冗長回路の第１の例を示す図、第１
５図は、従来の冗長回路の第１の例の動作を説明するだ
めのタイミング図、第１６図は、他の従来の冗長回路の
第２の例を示す図である。図において、（１）はコラムデコーダである。（２）は
センスアンプとＩ１０線対か配置されている領域である
。（３）はソフトリダンダンンを形成している領域であ
る。（４）はメインのコラム選択線群である。（５）はサブのコラム選択線群である。（６）はワード
線（ＷＬ）とビット線（ＢＬ）かマトリックス上に配置
されたメモリセルアレイ部である。（７）は増幅器であ
る。（８）は１１０線である。ＢＬＬ　、／ＢＬＬは左側の
ブロックからのビット線対である。ＢＬＲ、／ＢＬＲは
右側のブロックからのビット線対である。Ｑ１〜Ｑ６Ｎ
チャネルＭＯ３型トランジスタである。ＳＬ、　ＳＲは
プロノク選択信号である。なお、各図中同一符号は同− 又は相当部分を示す。

Claims

【特許請求の範囲】

（１）複数のメモリセルをマトリクス状に配置したメモ
リセルアレイと複数のロウまたはコラム選択線を有し、
かつ、前記メモリセルアレイが複数のブロックに分割さ
れている半導体記憶装置において、前記複数のロウまた
はコラム選択線か、複数のブロックで共有される第１の
ロウまたはコラム選択線群と、前記複数のブロックのそ
れぞれの内部のみに存する第２のロウまたはコラム選択
線群とから成り、前記第１のロウまたはコラム選択線群
と前記第２のロウまたはコラム選択線群との間にスイッ
チ手段を有し、かつ、前記複数のブロックのそれぞれの
内部において、前記第１のロウまたはコラム選択線群よ
り前記第２のロウまたはコラム選択線群が１本以上多い
構成を持つことを特徴とする冗長回路。
（２）複数のメモリセルをマトリクス状に配置したメモ
リセルアレイと複数のロウまたはコラム選択線を有する
半導体記憶装置において、前記複数のロウまたはコラム
選択線か、第１のロウまたはコラム選択線群と、第２の
ロウまたはコラム選択線群とから成り、前記第１のロウ
またはコラム選択線群と前記第２のロウまたはコラム選
択線群との間にスイッチ手段を有し、かつ、前記第１の
ロウまたはコラム選択線群より前記第２のロウまたはコ
ラム選択線群か１本以上多い構成を持つ冗長回路構成で
あって、前記第１のロウまたはコラム選択線群か同時に
２つ以上選択状態となる構成を持つことを特徴とする冗
長回路。