JPS58175196A - 半導体メモリ− - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は正規のメモリーセルが不具合な場合に、予備の
メモリーセルに切り換えることができる半導体メモリー
に関する。

〔発明の技術的背景〕

最近、半導体メモリーにおいては、正規のメモリーセル
回路と予備のメモリーセル回路を形成しておき、製造時
に正規のメモリーセル回路内に不良ビットがあった場合
には、この不良ビット部分を予備のメモリーセル回路に
置き換えて使用するような冗長性機能をもったものが増
加している。これは、正規のメモリーセル回路にわずか
ｌビットの不良セルがあってもメモリー全体としては不
具合なため、このようなメモリーは不良品として捨てら
れるからである。即ちメモリー容量が堆犬するのに伴な
い、不良メモリーセルが発生する確率が高くなってきて
おり、不良が発生しているメモリーを捨て工いたのでは
、製品のコストが極めて高価なものとなってしまう、従
つ工全体の歩留り向上のために予備のメモリーセル回路
を形成し、正規のメモリーセル回路の一部が不良の場合
に、これを切り換えて使う方法が原剤されてきたのであ
る。

第１図は、上記予備のメモリーセル回路が形成されてい
る半導体メモリーのブロック構成図である。図中１はア
ドレス信号が与えられるアドレスバッファであり、この
アドレスバッファ１からの出力は正規のアドレスデコー
ダ２および予備のアドレスデコーダ３に並列的に与えら
れる・正規のアドレスデコーダ２のデコード出力は正規
のメモリーセル回［４に与えられ、このデコード出力に
よって正規のメモリーセル回路４内の１つ行線が選択さ
れ、その後この選択された行線に接続されたメモリーセ
ルにデータが記憶されたり、データが読み出されたりす
る。

また正規のアドレスデコーダ２は予備のアドレスデコー
ダ３からの出力によって、そのデコード動作が制御され
る。予備のアドレスデコーダ３のデコード出力は予備の
メモリーセル回路５に与えられ、このデコード出力によ
って予備のメモリーセル回路５内のメモリーセルが選択
され、その後この選択されたメモリーセルにデータが記
憶されたり、データが読み出されたりするＯ の構成によっては、正規のメモリー上次回路４内に不良
ピントがあり、この不良部分を予備のメモリーセル回路
５内のメモリーセルと交換する際に、メモリーセル交換
のための情報が予め不揮発性記憶素子に書き込まれてい
る交換制御信号発生部６から出力される交換制御信号に
よって制御することもできる。即ちこのような構成の半
導体メモリーにおいては、正規のメモリーセル回路４に
不良ピントがなけれｔば交換制御信号は出力されず、正
規のアドレスデコーダ２のみが動作して正規のメモリー
セル回路４内のメモリーセルがアクセスされる。一方、
正規のメモリー回路４内に不良ピントがあれば、この不
良ピットを含む行あるいは列アドレスに和尚するデコー
ド出力が得られるように予め予備のアドレスデコーダ３
をプログラムしておくとともに、交換制御信号発生部６
から　１　レベルまたは　０　レベルの交換物す両信号
が得られるように、前記不揮発ａ記憶菓子なプログラム
しておく・従っていまアドレスバッファ１で正規のメモ
リセル回ｊ８４の不良ピントを含む行または列アドレス
に対応する出力が得られると、予備のアドレスデコーダ
３によって予備のメモリーセル回路５内のメモリーセル
が選択される。更にこの時の予備のアドレスデコーダ３
のデコード出力によって正規のアドレスデコーダ２のデ
コード動作が停止され、正規のメモリーセル回路４はア
クセスされない、この上うな操作によって、正規のメモ
リーセル回ｗＩＪ内の不良部分が予備のメモリーセル回
ＢＳと交換されるものである。

第２図（ａ）　、　（ｂ）は上記交換制御信号発生部６
の従来の構成を示す回路図である。第２図（ａ）に示す
回路は、電源ＶＤ印加点と出力端子Ｏｕｔとの間に不揮
発性記憶素子の一つであるポリシリコン等によって構成
されたフユーズ素子Ｆを挿入し、出力端子Ｏｕｔとアー
ス点との間にプログラム用のエンハンスメントモードの
ＭＯＳ）フ／ジスタＱＢを挿入し、かつ出力端子Ｏｕｔ
とアース点との間にデグレツ７ヨンモードのＭＯＳ）ク
ンジスタＱＤを挿入し、Ｍ（、Ｉｓ　）ランジスタＱ、
のゲートにはプログラム信号Ｐを与えるとともに、ＭＯ
Ｓ）ランジスタＱＤのゲートはアース点に接続したもの
である。また第２図（ｂ）に示す回路は、電源ＶＬ）印
加点と出力端子Ｏｕｔとの間にプログラム用のエンハン
スメントモードのＭＯ８トラ／ジスタＱＢを挿入し、同
様に電源ＶＤ印加点と出力端子Ｏｕｔとの間にデプレッ
ションモードのＭＯＳ）クンジスタＱＤを挿入し、力）
つ出力端子とアース点との間にフユーズ素子Ｆを挿入し
、ＭＯＳ）ランジスタＱＥのゲートにヲマプログラム信
号Ｐを与えるとともに、ＭＯＳ）ランレスタＱＤのゲー
トは出力端子Ｏｕｔに接続するようにしたものである。

第２図（ａ）の回路において、フユーズ素子Ｆカニ溶断
されていないとき、出力端子ＯｕｔのレベルはＭＯＳ）
ランジスタＱＤとフユーズ素子Ｆとの抵抗比によつ又　
１”レベルに保たれて０る。一方、ＭＯＳ）ランジスタ
Ｑ、　＃−）に　１　レベルのプログラム信号Ｐを与え
ると、このトランジスタ勉　がオンしてフユーズ素子Ｆ
に大きな電流が流れ、このとき発生するジュール熱によ
ってフユーズ素子Ｆが溶断される。フユーズ素子Ｆが溶
断されると、信号Ｐは再び″０′″レベルとなってトラ
ンジスタＱｚはカットオフし、今度はトランジスタＱＤ
を介して出力熾Ｏｕｔ　　が”０”レベルに放電される
。そして王妃出力亀子（Ｊｕｔの信号、Ｒｐち前記交換
制御信号のレベルが例えば　１　レベルのときには、予
備のアドレスデコーダ３のデコード動作は停止され、例
えば　０レベルのときにデコード動作が行なわれる。

＠２図（ｂ）の回路では、第２図（ａ）の回路とは反対
にフユーズ素子Ｆが溶断されていないとき、出力亀子Ｏ
ｕｔのレベルはＭＯＳ　）ランジスタＱＤとフユーズ素
子Ｆとの抵抗比によって　０　レベルに保たれている。

そしてトランジスタＱＦｉ　　のゲートに　１　レベル
のプログラム信号Ｐを与えると、上記と同様にフユーズ
素子Ｆが溶断され、その後出力亀子Ｏｕｔはトランジス
タＱＤ　　を介し端子Ｏｕｔの信号、即ち交換制御信号
のレベルがデコーダ３のデコード動作は停止され、例え
ば１　レベルのときにデコード動作が行なわれる。

第３図は上記交換制御信号発生部６を用いない場合にお
ける予備のアドレスデコーダ３の一つのデコード回路の
構成例を示す、この回路は、負荷用のデプレンションモ
ードのトランジスタＱＬＪ）と、前記アドレスデコーダ
１から出力される各アドレス信号”ｏ　＋　Ａ（ｌ＊　
ＡＨ＊　ＡＩ・・・人ｎをゲート入力とする駆動用の複
数のエンへンスメントモードのトランジスタＱＤＲとト
ランジスタＱＬＪ）との間に挿入される複数のフユーズ
素子ＦＢ　　とから構成される。

このようなデコード回路では、前記正規のメモリーセル
回路４のメモリーセルの５ち、例えばアドレスＡ、＝Ａ
、＝・・Ａｎ＝Ｑ　　Ｋ対応するものが不良の場合には
、このアドレスに相当するデコード出力が得られるよう
に各フユーズ素子ＦＢ・ンプログラム、即ちＡｏ　−Ａ
ｔ−・・・后をゲート入力とするトランジスタＱＤＲに
接続されているフユーズ素子Ｆ、　　が溶断される。こ
のため’ｏ　＝Ａ＋　＝・・・＝　Ａｎ　＝　Ｑの場合
、予備メモリーセルがアクセスされるものである。

〔背景技術の問題点〕

ところで第３図に示される予備のアドレスデコーダにあ
っては、不良アドレスの時、予備のメモリーセルな選択
する、ために入力されるアドレスの数だけプログラム、
即ちフユーズ素子ＦＢを溶断する必要があったＯこれら
フユーズ素子は、レーザ或いは前述のような電流による
ジュール熱で溶断するが、しかしこのような溶断方法に
よれば、周辺回路に溶断物が付着することによる信頼性
の低丁、或いは溶断自体の失敗、また溶断個所における
信頼性の問題等があり、フユーズ素子の溶断個所は少な
いほど良いことは太うまでもない。しかるに、最近の集
積回路の微細加工技術の進歩によりメモリー容量は増大
し、これに伴ないアドレス入力数も増加してきた。この
ため、予備メモリーセルを使用する時に切断する配線数
（フユーズ素子数）も、メモリー容量の増大と共に増え
てきた。

〔発明の目的〕

本発明は上記実情に鑑みてなされたもので、いかにメモ
リー容量が増加しても、メモリーセルが１個所不良の時
には、単に２個所の配ｍ層を切断すればよい等の簡章な
細工で、予備メモリーセルに切り換えることができる半
導体メモリーを提供しようとするものである。

〔発明の概要〕

本発明は、正規のメモリーセルに不良メモリーセルがあ
って予備メモリーセルを使用する時には、この予備メモ
リーセルを使用しない時にデコーダにより選択される正
規メモリーセルの一部のメモリーセルを、異なったアド
レスに切り換え、予備メモリーセルを選択すると共に、
不良メモリーセルが選択されないようにしたものである
。

〔発明の実施例〕

以下図面を参照して本発明の一実施例を説明する。第４
図中１１はアドレス入力１０．薊、ａ１゜町・・・をも
とに出力線ｋＬ１．　Ｒ，、・・　の−っを選択するデ
コーダである。出カ線貼は２分岐され、一方はエンへン
スメントモー）”ＭＯＳ）フンジスタＢ□、駆動線１を
介してメモリーセルＭＸ。

鳩・・・　に接続され、他方はエンハンスメントモード
ＭＯ８）クンジスタｃ１１駆動＃１１ｗ１を介してメモ
リーセルＭ、、Ｍｔ、・・・Ｋｍ続される。出方線九〜
鳥　についても同様に考えることができる。

出力線Ｒ−は２分岐され・一方はエンハンスメントモー
ドＭＯ８）ランジスタＢｕｓ駆動４＋ｉ　Ｗｓを介して
メモリーセルに接続され、他方は工／へンスメントモー
）’ＭＯ８）クンジスタＣ＠、駆動線ＷＲを介し又予備
メモリーセルに接続される。トランジスタ８１〜Ｂ・の
ゲート駆動ｌｓＢの一端はデプレンンヨンモードＭＯＳ
トランジスタ２１を介して電源ＶＤＫ接続され、他膚は
デプレッンヨンモードＭＯ８）ランジスタ２２を介して
■Ｓ電位端（接地）に接続される。トランジスタＣ１−
Ｃ＠　　のゲート駆動線Ｃの一端はデプレンンヨンモー
ドＭＯ８）ランジスタ２３を介してｖＳ電位端に接続さ
れ、他端はデプレッションモードＭＯ８）ランジスタ２
４を介して電源Ｖｌ）に接続される・駆動線Ｃはエンハ
ンスメントモードＭＯ８）ランジスタ２５を介して■Ｓ
電位熾に接続され、トランジスタ２５のゲートは駆動ｌ
ｉ！Ｊ、Ｂに接続される。駆動線Ｗ２〜Ｗ、はエンハン
スメントモードＭＯ８）ランジスタＤ１゜Ｅ１〜Ｄ春、
Ｒ６を介し−ｃＶｓ電位熾に接続され、トランジスタＤ
１〜Ｄ６　　のゲートは配線Ｂに、トランジスタＥ１〜
Ｅ・のゲートは配ＮｊＣに接続される。

駆動線ＷＲはトランジスタＤ、を介してＶＳ電位熾に接
続され、トランジスタＤフ　　のゲートは配線Ｂに接続
される。

上記第４図の回路では、デプレッション型トランジスタ
２１．２２の導通抵抗な適尚に設定することにより、配
線Ｂは略電源ＶＤ　（５Ｖ　）レベルに保たれる。この
ためトランジスタＢ１〜Ｂ−はオンする。−万、ゲート
が配４ＩＢであるトランジスタ２５はオンし、配＠Ｃは
略ｖｓ電位（ＯＶ）レベルになり、トランジスタＣ８〜
Ｃ６はオフの状態である。この時トランジスタＣ・に接
続される予備メモリーセルへの配ｌｌ１ＷＲは、トラン
ジスｙ　Ｄ、によってＶＳ電位レベルになり、予備メモ
リーセルは非選択状態である。つまり出力巌凡、　→　
駆動１幅 〃　　凡、　　→　　　　〃　　轟意 ｔｐ　　）Ｌｇ　　→　　〃Ｗ１ 〃　Ｒ６→　　〃　Ｗ。

と接続された状態となる。

この状態でメモリーセルのテストを行なう。

このテストで、例えば駆動ＩＩ　Ｗ　ｓに接続されたメ
モリーセルに不良が見つかったとする。この時配線Ｂの
点■、配＠Ｃの点＠で、この配Ｎ＆層を例えばレーザに
より切断する。上記点■の切断により、配＠Ｂのトク／
ｉ；／スタ２１〜点■の間は電源ＶＤレベルになり、−
力点■とトランジスタ２２０間は、トランジスタ２２に
よる放電のた一′めｖＳｔＳ電位レベルる。そのためト
ランジスタ８１〜Ｂ、はオフとなる。一方、配線Ｃのト
ランジスタ２３〜点＠間は■Ｓ電位のま＼であるが、点
＠とトランジスタ２４間は、トランジスタ２５がオフす
るためトランジスタ２４により充電され、従つ″Ｃｔ源
ＶＤレベルとなる。

このためトランジスタＣ３〜Ｃｅ　　がオンする。即ち
上記点の、＠を切断した状態においては、トランジスタ
８１〜Ｂ１．　Ｃ，〜Ｃ１がオンすることになり、 出力線Ｒ１→　駆動線Ｗ。

、　　Ｒ２→　　〃　Ｗ雪 ＃　　Ｒ１→　　〃Ｗ４ 、、　　Ｒ５→　　〃　Ｗ。

＃　　凡、　→　　／／　　ＷＲ と接続される。つまり切断点の、◎より下方の駆動Ｎ　
Ｗ４〜Ｗ、は、順次異なったアドレスデータにて選択さ
れるように切り換えられ、出力線Ｒ１は予備メモリーセ
ルを選択するよ５に接続されることＫなる。一方不良の
駆Ｉｎ　Ｉｓ　Ｗ　ｍは、トランジスタＤｓ、　Ｅ、が
ともにオンすることになって常に■Ｓ電位に保たれ、誤
まって選択されることはない。

なお第４図のように、高抵抗Ｒ１により駆動線Ｗ１〜Ｗ
、をＶ８電位に落とすよ５にすれは、選択された時は　
１　レベルになり、不良メモリーセルがある場合は、高
抵抗几、により　０　レベルになるため、トランジスタ
Ｄ、、Ｅ、−Ｄ、。

Ｅ・、Ｄ丁は特に必要なくなるものである。

このように本実施例によれば、アドレス入力数に関係な
く、単に２個所の切断だけで予備メモリーセルに切り換
えることができる。

第４図においては、一つの線だけＷＲのみの予備メモリ
ーセル領域をもつ例を示したが、第５図は二つのメモリ
ーセル不良に対処する二つの予備メモリーセル領域をも
つ例を示す。ｗＪｓ図においては、第４図の切り換え回
路を二つ使用したものであり、一つ増加した切り換え回
路はもとの切り換え回路と対応するから、対応側？ｒＫ
は同一符号を用い、添字のみ異ならせて構成の説明は省
略する。

第５図に示す回路は、第４図の場合と同様に考えればト
ランジスタＢｌｌ〜Ｂ１１１１１　Ｂ１１〜Ｂｙｅ　　
はオン、トランジスタＣ，工〜Ｃａｌ　Ｉ　Ｃ１！〜Ｃ
？ｔはオフであるので、 出力線Ｒ，−→　駆動ｗ、Ｗ　ｓ ｌ　　Ｒ→　　　〃Ｗ１ 、、　　Ｒ６→　　　〃　　Ｗ・ と接続され、予備メモリーセルのための駆動線ＷＲ１，
ＷＲ２は、トランジスター）ｔｔ　＠　Ｄｌｌがオンす
ルタめ、零レベル（ＶＳレベル）である。この状態でメ
モリーセルをテストし、駆動４１　Ｗａ　、Ｗｅのとこ
ろに不良メモリーセルがあったとする。この時配線ＢＩ
Ｈ＊　Ｃ６！の点の、＠をまず切断する。

このようにすると 比、　　　→　　　Ｗ。

Ｒ２→　　　　Ｗｌ Ｒ１→　　　Ｗ４ Ｒ１→　　　Ｗ・ 凡、　　　→　　ＷＲｌ と接続される。次に王妃Ｗ・を使用できないことにより
、配線Ｂ＠１　＠　ＣＩＩの点の、６を切断する。

これにより、 Ｒ１→　　Ｗｌ ｈ　　−＋　　Ｗｌ Ｒ１→　　Ｗ４ 凡、　　→　　ＷＲｌ 几、　　→　　ＷＲｌ と接続されるようになり、駆動線Ｗ、、Ｗ、の代りに順
次下方のメモリーセルが選択されるようになる。

この上５゛に二つの予備メモリーセル領域をもつように
すれば、メモリーセル領域に２個の不良があった場合で
も、４個の配線切断でよｌｚＡことがわかる・ 第６図に、相＠ＭＯ８構成に適した本発明の他の実施例
を示す。ここでトランジスタ２１′〜２４′　　は、第
４図に示したトランジスタ２１〜２４に対応する。第６
図における回路では相補ＭＯ８構成のため、定常状態に
おける消費電流は零になる。いま不良メモリーセルがな
いとすれば、配＠Ｂは”ｌ”レベルになり、インノ（−
タ１１の出力は′０”レベルになり、トランジスタ２２
′　　はカットオフして配４ＩＢは”１　（電源Ｖｌ）
レベル）に保たれる。またトランジスタ２４′　　もオ
フのため、配線Ｃは°０”（ＶＳ電位）になる。一方不
良メモリ−セルがある場合、配線Ｂ、Ｃは途中で切断さ
れる。この状態で電源を投入すると、配縁Ｂは切断され
てしするため、トランジスタ２２′のドレイン側は　０
　のま＼である。この時インバータ１１の出力）ｔ　　
１　　となり、トランジスタ２２′　　はオ／し℃トラ
ンジスタ２２′　　のドレイン側は”０”に安定する。

一方この時トランジスタ２４′　　のゲートは　Ｏのた
め、トランジスタ２４′はオンし、トランジスタ２４′
　　のドレインは”１”レベルに充電される。

なぜなら配線Ｃは途中で切断されているからである。

なお本発明は実施例のみに限られることなく櫨々の応用
が可能である。例えば第４図の実施例では、トランジス
タＢ、〜Ｂ、のゲートをＶＤレベルとしたが、ＶＤレベ
ル以上のレベルとしてトランジスタＶｃ３極管動作をさ
せれば、駆動線Ｗ菫〜Ｗ・の出力レベルを完全にＶＬ）
レベルまで出すことができ、また伝Ｓ特性もよくなるも
のである。

〔発明の効果〕

以上説明した如く本発明によれば、従来よりも予備メモ
リーセルを選択するために切断する配線数を減らすこと
ができ、信頼性の高い大規模メモリーに適した半導体メ
モリーが提供できるものである。

【図面の簡単な説明】

第１図は予備メモリーセルを有した半導体メモリーのブ
ロック構成図、第２図、第３図は同胞例の回路構成図、
第５因、第６図は本発明の他の実施例の回路構成図であ
る。 １１・・・デコーダ、２１〜２５・・・トランジスタ、
Ｂ、〜Ｈ＠、Ｃ，〜Ｃ，，Ｄ、〜ＤＷｅ”１〜Ｅ、・・
・トランジスタ、Ｍ　１＊　Ｍ　！・・・メモリーセル
、Ｂ、Ｃ・・・配線。 出願人代理人　弁理士　　鈴　江　武　彦第５図 第６図

Claims (1)

【特許請求の範囲】
1. メモリーセルと、このメモリー士ルを選択するデコーダ
   と、前記メモリーセルの予備となる予備メモリーセルと
   、紡紀メモリーセルに不良メモリーセルがあって前記予
   備メモリーセルを使用する時にはこの予備メモリーセル
   を使用しない時に前記デコーダにより選択される前記メ
   モリーセルの一部のメモリーセルを異なったアドレスに
   切り換える第１の手段と、前記予備メモリーセルを使用
   する時には前記不良メモリーセルの出力を禁止する第２
   の手段とを具備したことを特徴とする半導体メモリー。