JPH04139734A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04139734A JPH04139734A JP2261491A JP26149190A JPH04139734A JP H04139734 A JPH04139734 A JP H04139734A JP 2261491 A JP2261491 A JP 2261491A JP 26149190 A JP26149190 A JP 26149190A JP H04139734 A JPH04139734 A JP H04139734A
- Authority
- JP
- Japan
- Prior art keywords
- wire
- transistor
- unit
- bonding region
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
- H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にハイパワートランジス
タのワイヤボンディング構造に関する。
タのワイヤボンディング構造に関する。
従来のハイパワートランジスタを備えた半導体装置に対
するワイヤボンディング構造を第４図に示す。この例は
電界効果トランジスタの例であり、図示のように、リー
ドフレーム６上の第１のボンディング領域６１とＭＯＳ
トランジスタ１のソース電極１２とをワイヤ５４で接続
し、また第２のボンディング領域６２とドレイン電極１
３とをワイヤ５５により接続している。１１はゲート電
極である。
するワイヤボンディング構造を第４図に示す。この例は
電界効果トランジスタの例であり、図示のように、リー
ドフレーム６上の第１のボンディング領域６１とＭＯＳ
トランジスタ１のソース電極１２とをワイヤ５４で接続
し、また第２のボンディング領域６２とドレイン電極１
３とをワイヤ５５により接続している。１１はゲート電
極である。
そして、ワイヤの許容電流を超える大電流を流す時には
、大電流を流す電極、ここではドレイン電極１３に接続
されるワイヤ５５のみ太いワイヤを使用することが行わ
れる。
、大電流を流す電極、ここではドレイン電極１３に接続
されるワイヤ５５のみ太いワイヤを使用することが行わ
れる。
あるいは、第５図に示すように、大電流を流すドレイン
電極１３に接続されるワイヤを２本以上のワイヤ５５Ａ
、５５Ｂで並列にボンディングしている。
電極１３に接続されるワイヤを２本以上のワイヤ５５Ａ
、５５Ｂで並列にボンディングしている。
このような従来の半導体装置のワイヤボンディング構造
において、第４図のように、一部のワイヤに太いワイヤ
を用いる構造では、ボンディング時に細いワイヤと太い
ワイヤを交換する工程が必要となり、工数がかかるとと
もに、製造効率が低下するという問題がある。
において、第４図のように、一部のワイヤに太いワイヤ
を用いる構造では、ボンディング時に細いワイヤと太い
ワイヤを交換する工程が必要となり、工数がかかるとと
もに、製造効率が低下するという問題がある。
また、第５図に示すように、一つの端子に２本以上のワ
イヤを並列にボンディングした場合には、１本のワイヤ
が接続されてさえいればテスタによるボンディングチエ
ツクに異常が現れないため、他のワイヤが接続されてい
るか否か等、全てのワイヤが完全にボンディングされて
いるかの評価ができないという問題がある。
イヤを並列にボンディングした場合には、１本のワイヤ
が接続されてさえいればテスタによるボンディングチエ
ツクに異常が現れないため、他のワイヤが接続されてい
るか否か等、全てのワイヤが完全にボンディングされて
いるかの評価ができないという問題がある。
本発明の目的は、これらの問題を解消した半導体装置を
提供することにある。
提供することにある。
本発明の半導体装置は、電界効果トランジスタまたはバ
イポーラトランジスタを複数個の単位トランジスタで構
成し、各単位トランジスタのゲートまたはベースと、ソ
ースまたはエミッタを内部配線により相互に接続すると
ともに、このソースまたはエミッタをリードフレームの
第１のボンディング領域にワイヤで接続し、かつ各単位
トランジスタのドレインまたはコレクタをリードフレー
ムの第２のボンディング領域にそれぞれ個別にワイヤで
接続している。
イポーラトランジスタを複数個の単位トランジスタで構
成し、各単位トランジスタのゲートまたはベースと、ソ
ースまたはエミッタを内部配線により相互に接続すると
ともに、このソースまたはエミッタをリードフレームの
第１のボンディング領域にワイヤで接続し、かつ各単位
トランジスタのドレインまたはコレクタをリードフレー
ムの第２のボンディング領域にそれぞれ個別にワイヤで
接続している。
本発明によれば、ドレインまたはコレクタに接続した個
別ワイヤは、ソースまたはエミッタに接続したワイヤと
同じ太さのワイヤで構成できる。
別ワイヤは、ソースまたはエミッタに接続したワイヤと
同じ太さのワイヤで構成できる。
また、本発明によれば、ドレインまたはコレクタに接続
した個別ワイヤにはそれぞれ電流が流れるため、個別ワ
イヤが接続不良のときにはトランジスタのオン抵抗が変
化され、テスタ等によりワイヤのチエツクを簡単に行う
ことが可能となる。
した個別ワイヤにはそれぞれ電流が流れるため、個別ワ
イヤが接続不良のときにはトランジスタのオン抵抗が変
化され、テスタ等によりワイヤのチエツクを簡単に行う
ことが可能となる。
次に、本発明を図面を参照して説明する。
第１図は本発明の半導体装置の一実施例を示す平面図で
あり、ここでは本発明をＭＯＳ）ランジスタに適用した
例を示している。
あり、ここでは本発明をＭＯＳ）ランジスタに適用した
例を示している。
同図において、ＭＯＳ）ランジスタ１は複数個の単位Ｍ
Ｏ３）ランジスタで構成される。すなわち、所要のゲー
ト幅のＭＯＳ ）ランジスタを得るために、ここではそ
れぞれゲート幅が略１／２の第１の単位ＭＯ３）ランジ
スタ２と、第２の単位ＭＯ３）ランジスタ３を設けてい
る。そして、各単位ＭＯ３）ランジスタ２．３のゲート
電極２１３１を相互に接続する。また、各単位ＭＯＳト
ランジスタ２．３のソース電極２２．３２を内部配線４
によって相互に接続する。さらに、各単位ＭＯＳトラン
ジスタのドレインはそれぞれ個別にドレイン電極２３．
３３を設けている。
Ｏ３）ランジスタで構成される。すなわち、所要のゲー
ト幅のＭＯＳ ）ランジスタを得るために、ここではそ
れぞれゲート幅が略１／２の第１の単位ＭＯ３）ランジ
スタ２と、第２の単位ＭＯ３）ランジスタ３を設けてい
る。そして、各単位ＭＯ３）ランジスタ２．３のゲート
電極２１３１を相互に接続する。また、各単位ＭＯＳト
ランジスタ２．３のソース電極２２．３２を内部配線４
によって相互に接続する。さらに、各単位ＭＯＳトラン
ジスタのドレインはそれぞれ個別にドレイン電極２３．
３３を設けている。
そして、各単位ＭＯ３）ランジスタ２，３のソース電極
２２．３２を接続する内部配線４はワイヤ５１によって
リードフレーム６の第１のボンディングｅＪ［Ｍ６１に
接続される。また、各単位ＭＯＳトランジスタ２．３の
ドレイン電極２３．３３はそれぞれ個別にワイヤ５２．
５３によってリードフレーム６の第２のボンディング領
域６２に接続されている。
２２．３２を接続する内部配線４はワイヤ５１によって
リードフレーム６の第１のボンディングｅＪ［Ｍ６１に
接続される。また、各単位ＭＯＳトランジスタ２．３の
ドレイン電極２３．３３はそれぞれ個別にワイヤ５２．
５３によってリードフレーム６の第２のボンディング領
域６２に接続されている。
この構成によれば、各単位ＭＯ３Ｉ−ランジスタ２．３
と、各ワイヤ５１，５２．５３の接続構成は、第２図に
示す等価回路で示される。したがって、個々の単位ＭＯ
３）ランジスタ２，３のドレインに流れる電流は、本来
のＭＯ３Ｌラントランジスタレイン電流の１７２になる
とともにボンディングワイヤ５２．５３に流れる電流も
１／２になり、これにより、大電流に対応することがで
きる。
と、各ワイヤ５１，５２．５３の接続構成は、第２図に
示す等価回路で示される。したがって、個々の単位ＭＯ
３）ランジスタ２，３のドレインに流れる電流は、本来
のＭＯ３Ｌラントランジスタレイン電流の１７２になる
とともにボンディングワイヤ５２．５３に流れる電流も
１／２になり、これにより、大電流に対応することがで
きる。
一方、２本のワイヤ５２．５３のチエツクに際しては、
本来のＭＯＳ）ランジスタ１のオン抵抗をテスタにて測
定すればよい、このとき、２本のワイヤ５２．５３のう
ちの１本が外れていた場合には、電流は１つの単位ＭＯ
Ｓトランジスタ２または３にしか流れないので、オン抵
抗は２倍になり、これを測定することでテスタ等によっ
て簡単にオープンチエツクを行うことができる。
本来のＭＯＳ）ランジスタ１のオン抵抗をテスタにて測
定すればよい、このとき、２本のワイヤ５２．５３のう
ちの１本が外れていた場合には、電流は１つの単位ＭＯ
Ｓトランジスタ２または３にしか流れないので、オン抵
抗は２倍になり、これを測定することでテスタ等によっ
て簡単にオープンチエツクを行うことができる。
第３図は本発明の第２実施例を示す図であり、特にその
等価回路図である。この実施例では、前記第１実施例に
示した２個の単位ＭＯ３）ランジスタ２，３の各ゲート
電極２１．３１とゲート端子７の間にそれぞれスイッチ
８１．８２を接続している。また、各単位ＭＯＳトラン
ジスタ２，３のドレイン、ソースに対するワイヤの接続
は第１実施例と同じである。
等価回路図である。この実施例では、前記第１実施例に
示した２個の単位ＭＯ３）ランジスタ２，３の各ゲート
電極２１．３１とゲート端子７の間にそれぞれスイッチ
８１．８２を接続している。また、各単位ＭＯＳトラン
ジスタ２，３のドレイン、ソースに対するワイヤの接続
は第１実施例と同じである。
このように、この実施例ではスイッチ８１．８２を設け
ることにより、このスイッチ８１．８２をオン、オフさ
せて各単位ＭＯ３）ランジスタ２゜３に流れる電流の変
化をみることにより、オープンチエツクを行うことがで
きる。したがって、この実施例では、第１実施例と同様
に、テスタ等により簡単にオープンチエツクを行うこと
ができるとともに、オン抵抗のばらつきが大きい時やオ
ン抵抗を正確に測定できない場合には特に有効となる。
ることにより、このスイッチ８１．８２をオン、オフさ
せて各単位ＭＯ３）ランジスタ２゜３に流れる電流の変
化をみることにより、オープンチエツクを行うことがで
きる。したがって、この実施例では、第１実施例と同様
に、テスタ等により簡単にオープンチエツクを行うこと
ができるとともに、オン抵抗のばらつきが大きい時やオ
ン抵抗を正確に測定できない場合には特に有効となる。
なお、前記各実施例では本来のトランジスタを２個の単
位トランジスタで構成した例を示したが、３個以上の単
位トランジスタで構成してもよい。
位トランジスタで構成した例を示したが、３個以上の単
位トランジスタで構成してもよい。
ここで、以上の説明は本発明をＭＯ３Ｉ−ランジスタに
適用した例を示しているが、ゲート、ドレイン、ソース
をそれぞれベース、コレクタ、エミッタと読み替えるこ
とで、バイポーラトランジスタにも本発明を適用するこ
とができる。
適用した例を示しているが、ゲート、ドレイン、ソース
をそれぞれベース、コレクタ、エミッタと読み替えるこ
とで、バイポーラトランジスタにも本発明を適用するこ
とができる。
以上説明したように本発明は、ドレインまたはコレクタ
に接続した個別ワイヤは、ソースまたはエミッタに接続
したワイヤと同じ太さのワイヤで構成できるので、ワイ
ヤの太さを交換する工程は不要となり、組立工数を低減
して製造効率を向上することができる。
に接続した個別ワイヤは、ソースまたはエミッタに接続
したワイヤと同じ太さのワイヤで構成できるので、ワイ
ヤの太さを交換する工程は不要となり、組立工数を低減
して製造効率を向上することができる。
また、本発明によれば、ドレインまたはコレクタに接続
した個別ワイヤにはそれぞれ電流が流れるため、個別ワ
イヤが接続不良のときにはトランジスタのオン抵抗が変
化され、テスタ等によりワイヤのチエツクを簡単に行う
ことができる効果がある。
した個別ワイヤにはそれぞれ電流が流れるため、個別ワ
イヤが接続不良のときにはトランジスタのオン抵抗が変
化され、テスタ等によりワイヤのチエツクを簡単に行う
ことができる効果がある。
第１図は本発明の第１実施例の平面図、第２図は第１図
の等価回路図、第３図は本発明の第２実施例の等価回路
図、第４図および第５図はそれぞれ異なる従来の半導体
装置の平面図である。 １・・・ＭＯＳトランジスタ、２，３・・・単位ＭＯ３
Ｉ−ランジスタ、４・・・内部配線、６・・・リードフ
レーム、７・・・ゲート端子、１１，２１．３１・・・
ゲート電極、１２．２２．３２・・・ソース電極、 １３ ２３．３３・・・ドレイン電極、５１．５２，５
３，５４，５５．５５Ａ、５５Ｂ・・・ワイヤ、６１・
・・第１ボンデイング領域、６２・・・第２ボンデイン
グ領域、８１．８２・・・スイッチ。 第 図 第２ 図 第３ 図 第４ 図 第 図
の等価回路図、第３図は本発明の第２実施例の等価回路
図、第４図および第５図はそれぞれ異なる従来の半導体
装置の平面図である。 １・・・ＭＯＳトランジスタ、２，３・・・単位ＭＯ３
Ｉ−ランジスタ、４・・・内部配線、６・・・リードフ
レーム、７・・・ゲート端子、１１，２１．３１・・・
ゲート電極、１２．２２．３２・・・ソース電極、 １３ ２３．３３・・・ドレイン電極、５１．５２，５
３，５４，５５．５５Ａ、５５Ｂ・・・ワイヤ、６１・
・・第１ボンデイング領域、６２・・・第２ボンデイン
グ領域、８１．８２・・・スイッチ。 第 図 第２ 図 第３ 図 第４ 図 第 図
Claims (1)
- 【特許請求の範囲】 １、電界効果トランジスタを複数個の単位電界効果トラ
ンジスタで構成し、各単位電界効果トランジスタのゲー
トおよびソースを内部配線により相互に接続するととも
に、このソースをリードフレームの第１のボンディング
領域にワイヤで接続し、かつ各単位電界効果トランジス
タのドレインをリードフレームの第２のボンディング領
域にそれぞれ個別にワイヤで接続したことを特徴とする
半導体装置。 ２、バイポーラトランジスタを複数個の単位バイポーラ
トランジスタで構成し、各単位バイポーラトランジスタ
のベースおよびエミッタを内部配線により相互に接続す
るとともに、このエミッタをリードフレームの第１のボ
ンディング領域にワイヤで接続し、かつ各単位バイポー
ラトランジスタのコレクタをリードフレームの第２のボ
ンディング領域にそれぞれ個別にワイヤで接続したこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261491A JPH04139734A (ja) | 1990-09-29 | 1990-09-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261491A JPH04139734A (ja) | 1990-09-29 | 1990-09-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04139734A true JPH04139734A (ja) | 1992-05-13 |
Family
ID=17362650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2261491A Pending JPH04139734A (ja) | 1990-09-29 | 1990-09-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04139734A (ja) |
-
1990
- 1990-09-29 JP JP2261491A patent/JPH04139734A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2858390B2 (ja) | 縦型半導体装置の特性測定方法 | |
| JPH04100276A (ja) | 電流検出端子付ｍｏｓ ｆｅｔおよびその製造方法 | |
| JPH04139734A (ja) | 半導体装置 | |
| TW501214B (en) | Integrated circuit-arrangement to test transistors and semiconductor-wafer with such circuit-arrangement | |
| JPH05136356A (ja) | 半導体集積回路 | |
| JP3156397B2 (ja) | 半導体装置 | |
| JP2589876B2 (ja) | 半導体集積回路装置 | |
| JP2926801B2 (ja) | 半導体集積装置 | |
| JPH07118541B2 (ja) | 電力用ｍｏｓ型電界効果トランジスタ | |
| JP3425330B2 (ja) | 半導体装置 | |
| JPH02199850A (ja) | ゲートアレイ半導体集積回路 | |
| JPS6286880A (ja) | 磁電変換素子 | |
| JPH055371B2 (ja) | ||
| JP3091317B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0432543U (ja) | ||
| JPS6350851Y2 (ja) | ||
| JPH0575077A (ja) | マスタースライス方式集積回路装置 | |
| JPS5844601Y2 (ja) | デュアル型電界効果トランジスタ | |
| JPH04171843A (ja) | ゲートアレイ方式ｌｓｉ | |
| JPH0462943A (ja) | 半導体装置 | |
| JPH01231361A (ja) | 半導体装置 | |
| JPH01216568A (ja) | Ｍｏｓ型半導体装置 | |
| JPH04147674A (ja) | ゲートアレイ方式のｃｍｏｓ半導体集積回路装置 | |
| JPH0575076A (ja) | マスタースライス方式集積回路装置 | |
| JPS6254450A (ja) | マスタ−スライス基板 |