JPH04100276A - 電流検出端子付ｍｏｓ ｆｅｔおよびその製造方法 - Google Patents
電流検出端子付ｍｏｓ ｆｅｔおよびその製造方法Info
- Publication number
- JPH04100276A JPH04100276A JP2402191A JP40219190A JPH04100276A JP H04100276 A JPH04100276 A JP H04100276A JP 2402191 A JP2402191 A JP 2402191A JP 40219190 A JP40219190 A JP 40219190A JP H04100276 A JPH04100276 A JP H04100276A
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- current detection
- conductivity type
- pad
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/669—Vertical DMOS [VDMOS] FETs having voltage-sensing or current-sensing structures, e.g. emulator sections or overcurrent sensing cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
本発明はパワーＭＯＳＦＥＴに関し、特に電流検出端子
付ＭＯＳＦＥＴに関する。 ［０００２］
付ＭＯＳＦＥＴに関する。 ［０００２］
パワーＭＯＳ ＦＥＴは、多数のＭＯＳ ＦＥＴセ
ルを並列に接続した構成を有している。パワーＭＯＳＦ
ＥＴに流れる電流値を検出することがしばしば必要とな
る。この電流値は１０アンペアの程度に達するので、直
接これを測定するのは得策とはいえない。そこで少数の
ＭＯＳ ＦＥＴセルをパワーＭＯＳＦＥＴ本体と並列
に接続した電流検出素子を設けた電流検出端子付ＭＯＳ
ＦＥＴが提案されている（ＵＳＰ ４，５５３，０８
４）。このような電流検出端子付ＭＯＳＦＥＴにおいて
、パワーＭＯＳＦＥＴ本体のソース端子を２個設け、そ
のうち−個をケルビン端子と称し、電流検出素子のソー
ス端子をミラ一端子と称する。ミラ一端子とケルビン端
子間に抵抗値Ｒのセンス抵抗を接続し、センス抵抗Ｒの
両端の電位差Ｖを測定することによってパワーＭＯＳＦ
ＥＴ本体に流れる電流工を知ることができる。すなわち
、パワーＭＯＳＦＥＴ本体のＭＯＳＦＥＴセルの総数と
電流検出素子のＭＯＳ ＦＥＴセルの数との比をｎと
すると■はほぼＩ Ｒ／ ｎに等しい。 ［０００３］ 電流工が１０アンペア、ｎが３０００、Ｒが３０オーム
のとき、センス抵抗の両端には１００ミリボルトの電位
差が生じる。 ［０００４］
ルを並列に接続した構成を有している。パワーＭＯＳＦ
ＥＴに流れる電流値を検出することがしばしば必要とな
る。この電流値は１０アンペアの程度に達するので、直
接これを測定するのは得策とはいえない。そこで少数の
ＭＯＳ ＦＥＴセルをパワーＭＯＳＦＥＴ本体と並列
に接続した電流検出素子を設けた電流検出端子付ＭＯＳ
ＦＥＴが提案されている（ＵＳＰ ４，５５３，０８
４）。このような電流検出端子付ＭＯＳＦＥＴにおいて
、パワーＭＯＳＦＥＴ本体のソース端子を２個設け、そ
のうち−個をケルビン端子と称し、電流検出素子のソー
ス端子をミラ一端子と称する。ミラ一端子とケルビン端
子間に抵抗値Ｒのセンス抵抗を接続し、センス抵抗Ｒの
両端の電位差Ｖを測定することによってパワーＭＯＳＦ
ＥＴ本体に流れる電流工を知ることができる。すなわち
、パワーＭＯＳＦＥＴ本体のＭＯＳＦＥＴセルの総数と
電流検出素子のＭＯＳ ＦＥＴセルの数との比をｎと
すると■はほぼＩ Ｒ／ ｎに等しい。 ［０００３］ 電流工が１０アンペア、ｎが３０００、Ｒが３０オーム
のとき、センス抵抗の両端には１００ミリボルトの電位
差が生じる。 ［０００４］
従来の電流検出端子（１ＭＯＳＦＥＴにおいては、セン
ス抵抗は外付けとなっている。従って、外部雑音の影響
を受は易く、電流検出が不正確となる欠点がある。 ［０００５］ 大きな外部雑音を受けた場合、それを検出ｔ７て測定値
から除去するなどの方策を講することも可能であるが、
回路構成が複雑となり検出効率も悪くなる。 ［０００６］ 本発明の目的は、電流検出を正確に実行できる電流検出
端子付ＭＯＳＦＥＴおよびその製造方法を提供すること
にある。 ［０００７］ 本発明の他の目的は、電流検出を効率よく実行できる電
流検出端子付ＭＯＳＦＥＴおよびその製造方法を提供す
ることにある。 ［０００８］
ス抵抗は外付けとなっている。従って、外部雑音の影響
を受は易く、電流検出が不正確となる欠点がある。 ［０００５］ 大きな外部雑音を受けた場合、それを検出ｔ７て測定値
から除去するなどの方策を講することも可能であるが、
回路構成が複雑となり検出効率も悪くなる。 ［０００６］ 本発明の目的は、電流検出を正確に実行できる電流検出
端子付ＭＯＳＦＥＴおよびその製造方法を提供すること
にある。 ［０００７］ 本発明の他の目的は、電流検出を効率よく実行できる電
流検出端子付ＭＯＳＦＥＴおよびその製造方法を提供す
ることにある。 ［０００８］
本発明の電流検出端子付ＭＯＳＦＥＴは、多数のＭＯＳ
ＦＥＴセル、好ましくは縦型ＭＯＳＦＥＴセルを集
積した半導体ペレットを有している。多数のＭＯＳ
ＦＥＴセルの大部分のものが並列に接続されてＭＯＳ
ＦＥＴ本体を構成する。１個又は並列接続された少数
のＭＯＳ ＦＥＴセルが電流検出素子を構成する。Ｍ
ＯＳ ＦＥＴ本体のセルのゲート電極および電流検出
素子のゲート電極は互いに接続され、共通のゲート電極
配線およびゲートパッドに接続される。 ＭＯＳ ＦＥＴ本体の全てのセルのソース領域はソー
ス電極を介してソースパッドおよびケルビンパッドに接
続される。電流検出素子のセルのソース領域は、ミラー
パッドに接続される。ＭＯＳ ＦＥＴ本体のソース電
極とミラーパッドとの間に電流検出用の抵抗素子が配置
される。抵抗素子は、好ましくは、ゲート電極と同一材
料の膜抵抗体を有している。 ［０００９］ 又、本発明の電流検出端子付ＭＯＳＦＥＴの製造方法は
、第１導電型半導体基板の一主表面にゲート絶縁膜を形
成する工程と、ポリシリコン膜を被着してパターニング
することによりメツシュ状のゲート電極および膜抵抗体
を形成する工程と、前記ゲート電極をマスクとして前記
第１導電型半導体基板の一主表面部にイオン注入を行な
い第２導電型ベース領域を形成する工程と、前記第２導
電型ベース領域に選択的にイオン注入を行ない第１導電
型ソース領域を形成する工程と、絶縁膜を堆積したのち
前記第１導電型ソース領域部上および前記膜抵抗体部上
の所定箇所に開口を設ける工程と、導電膜を堆積したの
ちパターニングを行って所定の前記第１導電型ソース領
域と前記膜抵抗体の一端に接続されるソース電極および
他の所定の前記第１導電型ソース領域と前記膜抵抗体の
他端に接続されるミラーパッドを形成する工程とを有し
ている。 ［００１０］
ＦＥＴセル、好ましくは縦型ＭＯＳＦＥＴセルを集
積した半導体ペレットを有している。多数のＭＯＳ
ＦＥＴセルの大部分のものが並列に接続されてＭＯＳ
ＦＥＴ本体を構成する。１個又は並列接続された少数
のＭＯＳ ＦＥＴセルが電流検出素子を構成する。Ｍ
ＯＳ ＦＥＴ本体のセルのゲート電極および電流検出
素子のゲート電極は互いに接続され、共通のゲート電極
配線およびゲートパッドに接続される。 ＭＯＳ ＦＥＴ本体の全てのセルのソース領域はソー
ス電極を介してソースパッドおよびケルビンパッドに接
続される。電流検出素子のセルのソース領域は、ミラー
パッドに接続される。ＭＯＳ ＦＥＴ本体のソース電
極とミラーパッドとの間に電流検出用の抵抗素子が配置
される。抵抗素子は、好ましくは、ゲート電極と同一材
料の膜抵抗体を有している。 ［０００９］ 又、本発明の電流検出端子付ＭＯＳＦＥＴの製造方法は
、第１導電型半導体基板の一主表面にゲート絶縁膜を形
成する工程と、ポリシリコン膜を被着してパターニング
することによりメツシュ状のゲート電極および膜抵抗体
を形成する工程と、前記ゲート電極をマスクとして前記
第１導電型半導体基板の一主表面部にイオン注入を行な
い第２導電型ベース領域を形成する工程と、前記第２導
電型ベース領域に選択的にイオン注入を行ない第１導電
型ソース領域を形成する工程と、絶縁膜を堆積したのち
前記第１導電型ソース領域部上および前記膜抵抗体部上
の所定箇所に開口を設ける工程と、導電膜を堆積したの
ちパターニングを行って所定の前記第１導電型ソース領
域と前記膜抵抗体の一端に接続されるソース電極および
他の所定の前記第１導電型ソース領域と前記膜抵抗体の
他端に接続されるミラーパッドを形成する工程とを有し
ている。 ［００１０］
図１から図６を参照して本発明の電流検出端子付ＭＯＳ
ＦＥＴの第１の実施例について説明する。 ［００１１］ 本発明の電流検出端子付ＭＯＳＦＥＴの回路図を図１に
示す。 ［００１２］ ＭＯＳ ＦＥＴ ＭＮＩは多数のＭＯＳ ＦＥＴ
セルを並列に接続したパワーＭＯＳＦＥＴである。ＭＯ
Ｓ ＦＥＴ ＭＮＩのゲート、ドレインおよびソー
スはそれぞれゲート端子Ｇ、ドレイン端子りおよびソー
ス端子Ｓに接続されている。ＭＯＳ ＦＥＴ ＭＮ
２は１個または少数のＭＯＳ ＦＥＴセルを並列に接
続した構成を有している。ＭＯＳ ＦＥＴ ＭＮ２
のゲート、ドレインおよびソースはそれぞれゲート端子
Ｇ、ドレイン端子りおよびミラ一端子Ｍに接続されてい
る。ソース端子Ｓに接続されたケルビン端子にとミラ一
端子Ｍの間にはセンス抵抗Ｒが接続されている。センス
抵抗Ｒは、ＭＯＳ ＦＥＴ ＭＮＩおよびＭＯＳ
ＦＥＴ ＭＮ２と同一の半導体ペレットに集積され
ている。従来の電流検出端子付ＭＯＳＦＥＴでは、セン
ス抵抗Ｒが内蔵されていす、使用時に外付は抵抗として
ケルビン端子にとミラ一端子Ｍ間に接続される。 ［００１３］ 図２を参照すると、電流検出端子付ＭＯＳＦＥＴの第１
の実施例に使用される半導体ペレット１０１の表面には
、ゲートパッド１０２．ゲート電極配線１０３および１
０４．ミラーパッド１０６．ケルビンパッド１０７．ソ
ースパッド１０８が設けられている。半導体ペレット１
０１は図示しないパッケージに搭載される。ゲートパッ
ド１０２．ミラーパッド１０６．ケルビンパッド１０７
およびソースパッド１０８はそれぞれパッケージの図示
しない内部リードとワイヤボンディングされゲート端子
Ｇ、ミラ一端子Ｍ、ケルビン端子におよびソース端子Ｓ
に導出される。 ［００１４］ ゲート電極配線１０３およびゲートパッド１０２はアル
ミニウム配線層であり図３を参照すると、その下層に設
けられたポリシリコン膜１０４ｂに接続されテイル。ポ
リシリコン膜１０４ｂは、メツシュ状のゲート電極を構
成するポリシリコン膜１０４ａと接続されている。 ［００１５］ ソースパッド１０８は、ゲート電極配線１０３とは分離
されているアルミニウム配線層であり、図４を参照する
とソース電極１０５に接続されている。 ケルビンパッ
ド１０７はソースパッド１０８と同様の構造を有してい
る。ただ、面積が小さい点で相違しているのみである。 ［００１６］ ミラーパッド１０６は、ゲートパッド１０２．ゲート電
極配線１０３．ケルビンパッド１０７、ソース電極１０
５およびソースパッド１０８と同−層次のアルミニウム
膜からなっている。図５および図６を参照すると、ミラ
ーパッド１０６はソース電極１０５と分離され、ＭＯＳ
ＦＥＴ ＭＮ２のソース１２０に接続されている
。 ［００１７］ ソース電極１０５とミラーパッド１０６の間には膜抵抗
体１１９が接続されている。膜抵抗体１１９は、ゲート
電極（１０４ａ）と同時に形成されるポリシリコン膜で
あって、センス抵抗Ｒを構成している。 ［００１８］ 図３２図４および図６において、Ｎ型シリコン基板１１
１は抵抗率２．０Ω−ｃｍのエピタキシャル基板であり
、裏面の全体に亘って抵抗率０．００８〜０゜０１８Ω
−ｃｍの高濃度Ｎ層１１０を有している。ドレイン電極
１０９は高濃度Ｎ層１１０に被着されたアルミニウム膜
である。Ｎ型シリコン基板１１１の表面部のうち、ゲー
トパッド１０２．ゲート電極配線１０３．ミラーパッド
１０６の主要部、ケルビンパッド１０７．およびソース
パッド１０８のそれぞれ下部に高濃度Ｐ型層１１２が設
けられている。そうして高濃度Ｐ型層１１２の上には厚
さ６００Ωｍの酸化シリコン膜１１７が設けられている
。ゲートパッド１０２部、ゲート電極配線１０３部では
酸化シリコン膜１１７上にポリシリコン膜１０４ｂが設
けられ、ミラーパッド１０３部では酸化シリコン膜１１
７上にポリシリコン膜からなる膜抵抗体１１９が設けら
れている。これらのポリシリコン膜はリンシリケートガ
ラス（ＰＳＧ）などの絶縁膜１１８で覆われている。ゲ
ートパ・ノド１０２およびゲート電極配線１０３は絶縁
膜１１８に設けられた開孔１２１を介してポリシリコン
膜１０４ｂに接続されている。同様に、膜抵抗体１１９
は、開孔１２２を介してソース電極１０５に、開孔１２
３を介してミラーパッド１０６にそれぞれ接続されてい
る。又、ケルビンパッド１０７とソースパッド１０８は
絶縁膜１１８上に直接設けられている。 ［００１９］ メツシュ状のゲート電極１０４ａは、厚さ５０ｎｍの酸
化シリコン膜からなるゲート絶縁膜１１６上に設けられ
ている。ゲート絶縁膜１１６は半導体基板１１１の表面
に設けられている。メツシュ状のゲート電極１０４ａの
網の目（ゲート電極が存在しない部分）の直下部におい
て、Ｎ型シリコン基板１１１の表面部にはＰ型ベース領
域１１４が設けられている（図４および図６）。Ｐ型ベ
ース領域１１４の中央部には高濃度Ｐ型ベース領域１１
３が設けられている。Ｐ型ベース領域１１４はゲート電
極１０４ａ直下部にまで伸びている。Ｎ型ソース領域１
１５はＰ型ベース領域１１４内のゲート電極１０４ａ直
下部の周辺に設けられている。ソース電極１０５は、ゲ
ート電極１０４ａを覆う絶縁膜１１８に設けられた開孔
１２４を介して各ＭＯＳＦＥＴセルのＮ型ソース領域１
１５および高濃度Ｐ型ベース領域１１３と接続される。 ［００２０］ 図３および図４に示すように、半導体チップの外周部に
はＮ型ソース領域１１５と同時に形成されてたＮ型層１
１５ａが設けられ、ソース電極１０５と分８ｉされてい
るか層次は同じアルミニウム配線層１０５ａと接続され
たチャネルストッパである。 ［００２１］ ＭＯＳ ＦＥＴセルの大きさについて述べる。ゲート
電極１０４ａの厚さは６００部ｍ、幅は１３μｍ、Ｐ型
ベース領域１１４で区画された領域（図５に破線の正方
形で示した領域）の平面積は１２μｍ×１２μｍである
。膜抵抗体１１９の大きさはほぼ１２μｍ×１６μｍ、
抵抗値は２０オームから３０オームである。ＭＯＳ
ＦＥＴセル総数は約３０００である。この実施例では、
ＭＯＳ ＦＥＴＭＮ２は１個のＭＯＳ ＦＥＴセル
で構成されている。 ［００２２］ 膜抵抗体１１９がソース電極１０５とミラーパッド１０
６間に挿入されていることが従来の電流検出端子付ＭＯ
ＳＦＥＴとの相違点である。 ［００２３］ 後述するように、膜抵抗体１１９を設けるなめに、特別
の工程を追加する必要はない。又、ポンディングパッド
もゲートパッド１０２．ミラーパッド１０６゜ケルビン
パッド１０７およびソースパッド１０８の４個でよ〈従
来のものと同じである。半導体ペレットのサイズも実質
上同一であるといえる。 ［００２４］ 次に、電流検出端子付ＭＯＳＦＥＴの製造方法の第１の
実施例について説明する。 ［００２５］ まず、図７（ａ）に示すように、裏面に高濃度Ｎ層１１
０を有するＮ型シリコン基板１１１を用意する。次に熱
酸化を行い厚さ７５０ｎｍの酸化シリコン膜１２６を形
成する。酸化シリコン膜１２６を選択的に除去して開孔
を形成し、その開孔を通してイオン注入法によりボロン
を打込み、拡散させて高濃度Ｐ型チャネルストッパ１１
２．ＭＯＳ ＦＥＴセルの高濃度Ｐ型ベース領域１１
３および図示しないフィールドリングを形成する。ボロ
ン注入の条件は、エネルギー７０ｋｅＶ、打込み量−平
方センチメートル当り１０の１４乗（ＩＥ１４と記す。 以下これに準じる）である。ボロン打込み後の押込み拡
散により、高濃度Ｐ型の領域１１２．１１３の表面に酸
化膜１２７が形成される。 ［００２６］ 次に、図７（ｂ）に示すように、セル領域の酸化シリコ
ン膜１２６および酸化膜１２７を除去し、厚さ５０ｎｍ
のゲート絶縁膜１１６（酸化シリコン膜）を形成する。 あるいは、酸化シリコン膜１２６および酸化膜１２７を
全て除去したのち、改めて１１００ｎから１１０００ｎ
の酸化シリコン膜を形成し、選択的に除去したのちゲー
ト絶縁膜１１６を形成１〜でもよい。セル領域以外の、
チャネルストッパ１１２の表面上などでは、ゲート酸化
膜の成長とともに酸化膜が成長し、厚い酸化膜１１７と
なる。次に全面に厚ｅ６００ｎｍのポリシリコン膜１２
８を形成する。 ［００２７］ 次に、図７（ｄ）に示すように、ポリシリコン膜１２８
を選択的に除去し、ゲート電極（１０４ａ）および膜抵
抗体１１９のパターニングを行なう。次にゲート電極（
１０４ａ）および膜抵抗体１１９をマスクとしてゲート
絶縁膜１１６を除去する。次にボロンイオンをエネルギ
ー７０ｋｅＶ、打込み量−平方センチメートル当り９Ｅ
１３の条件で注入したのち熱処理を行なってＰ型ベース
領域１１４を形成する。このとき、Ｐ型ベース領域１１
４および高濃度Ｐ型ベース領域１１３上に薄い酸化膜１
２９が形成される。ゲート電極１０４ａ、膜抵抗体１１
９の表面にも同様に図示しない酸化膜が形成される。 ［００２８］ 次に、図７（ｄ）に示すように、厚さ１．２μｍのアル
ミニウム膜を蒸着法により形成し、選択的に除去するこ
とにより高濃度Ｐ型ベース領域１］３の上方にアルミニ
ウムマスク１３０を形成する。リンイオンをエネルギー
８０ｋｅＶ、打込み量−平方センチメートル当り５Ｅ１
５で注入し、熱処理を行ない高濃度Ｎ型ソース領域１１
５を形成する。 ［００２９］ 次に、図６に示すように、アルミニウムマスク１３０を
除去し、リンシリゲートガラスなどの絶縁膜１１８を堆
積したのち、開孔１２２，１２３および１２４を設ける
。アルミニウム膜を蒸着法により被着し、パターニング
を行な い、ゲートパッド１０２．ゲート電極配線１０
３．ソース電極１０５．ミラーパッド１０６、ケルビン
パッド１０７．ソースパッド１０８などを形成する。 ［００３０］ 以上説明したように、膜抵抗体１１９は、ゲート電極１
０４ａと同時に形成することができ、何ら特別の工程は
追加されない。 ［００３１］ ソース電極１０５とミラーパッド１０６との間に１本の
膜抵抗体１１９を挿入した例について説明したが、数個
から数十個の膜抵抗体を並列に挿入し、レーザー照射に
よるトリミングを行えばセンス抵抗の精度を向上させる
ことができる。 ［００３２］ 次に、本発明の電流検出端子付ＭＯＳＦＥＴの第２の実
施例について説明する。 ［００３３］ 図８および図９を参照すると、ソース電極１０５ａとミ
ラーパッド１０６ａとの間にＰ型拡散層１３１が設けら
れている。Ｐ型拡散層１３１はＰ型ベース領域１１４と
同時に形成される。この実施例は、センス抵抗として拡
散抵抗を利用したものである。抵抗値の絶対精度は約１
５％であり、ポリシリコン抵抗の約２０％より良好であ
る。この第２の実施例の他の部分は電流検出端子付ＭＯ
ＳＦＥＴの第１の実施例と同じであり、図８および図９
に図５および図６と同一の参照数字によって示し、その
説明は省略する。 ［００３４］
ＦＥＴの第１の実施例について説明する。 ［００１１］ 本発明の電流検出端子付ＭＯＳＦＥＴの回路図を図１に
示す。 ［００１２］ ＭＯＳ ＦＥＴ ＭＮＩは多数のＭＯＳ ＦＥＴ
セルを並列に接続したパワーＭＯＳＦＥＴである。ＭＯ
Ｓ ＦＥＴ ＭＮＩのゲート、ドレインおよびソー
スはそれぞれゲート端子Ｇ、ドレイン端子りおよびソー
ス端子Ｓに接続されている。ＭＯＳ ＦＥＴ ＭＮ
２は１個または少数のＭＯＳ ＦＥＴセルを並列に接
続した構成を有している。ＭＯＳ ＦＥＴ ＭＮ２
のゲート、ドレインおよびソースはそれぞれゲート端子
Ｇ、ドレイン端子りおよびミラ一端子Ｍに接続されてい
る。ソース端子Ｓに接続されたケルビン端子にとミラ一
端子Ｍの間にはセンス抵抗Ｒが接続されている。センス
抵抗Ｒは、ＭＯＳ ＦＥＴ ＭＮＩおよびＭＯＳ
ＦＥＴ ＭＮ２と同一の半導体ペレットに集積され
ている。従来の電流検出端子付ＭＯＳＦＥＴでは、セン
ス抵抗Ｒが内蔵されていす、使用時に外付は抵抗として
ケルビン端子にとミラ一端子Ｍ間に接続される。 ［００１３］ 図２を参照すると、電流検出端子付ＭＯＳＦＥＴの第１
の実施例に使用される半導体ペレット１０１の表面には
、ゲートパッド１０２．ゲート電極配線１０３および１
０４．ミラーパッド１０６．ケルビンパッド１０７．ソ
ースパッド１０８が設けられている。半導体ペレット１
０１は図示しないパッケージに搭載される。ゲートパッ
ド１０２．ミラーパッド１０６．ケルビンパッド１０７
およびソースパッド１０８はそれぞれパッケージの図示
しない内部リードとワイヤボンディングされゲート端子
Ｇ、ミラ一端子Ｍ、ケルビン端子におよびソース端子Ｓ
に導出される。 ［００１４］ ゲート電極配線１０３およびゲートパッド１０２はアル
ミニウム配線層であり図３を参照すると、その下層に設
けられたポリシリコン膜１０４ｂに接続されテイル。ポ
リシリコン膜１０４ｂは、メツシュ状のゲート電極を構
成するポリシリコン膜１０４ａと接続されている。 ［００１５］ ソースパッド１０８は、ゲート電極配線１０３とは分離
されているアルミニウム配線層であり、図４を参照する
とソース電極１０５に接続されている。 ケルビンパッ
ド１０７はソースパッド１０８と同様の構造を有してい
る。ただ、面積が小さい点で相違しているのみである。 ［００１６］ ミラーパッド１０６は、ゲートパッド１０２．ゲート電
極配線１０３．ケルビンパッド１０７、ソース電極１０
５およびソースパッド１０８と同−層次のアルミニウム
膜からなっている。図５および図６を参照すると、ミラ
ーパッド１０６はソース電極１０５と分離され、ＭＯＳ
ＦＥＴ ＭＮ２のソース１２０に接続されている
。 ［００１７］ ソース電極１０５とミラーパッド１０６の間には膜抵抗
体１１９が接続されている。膜抵抗体１１９は、ゲート
電極（１０４ａ）と同時に形成されるポリシリコン膜で
あって、センス抵抗Ｒを構成している。 ［００１８］ 図３２図４および図６において、Ｎ型シリコン基板１１
１は抵抗率２．０Ω−ｃｍのエピタキシャル基板であり
、裏面の全体に亘って抵抗率０．００８〜０゜０１８Ω
−ｃｍの高濃度Ｎ層１１０を有している。ドレイン電極
１０９は高濃度Ｎ層１１０に被着されたアルミニウム膜
である。Ｎ型シリコン基板１１１の表面部のうち、ゲー
トパッド１０２．ゲート電極配線１０３．ミラーパッド
１０６の主要部、ケルビンパッド１０７．およびソース
パッド１０８のそれぞれ下部に高濃度Ｐ型層１１２が設
けられている。そうして高濃度Ｐ型層１１２の上には厚
さ６００Ωｍの酸化シリコン膜１１７が設けられている
。ゲートパッド１０２部、ゲート電極配線１０３部では
酸化シリコン膜１１７上にポリシリコン膜１０４ｂが設
けられ、ミラーパッド１０３部では酸化シリコン膜１１
７上にポリシリコン膜からなる膜抵抗体１１９が設けら
れている。これらのポリシリコン膜はリンシリケートガ
ラス（ＰＳＧ）などの絶縁膜１１８で覆われている。ゲ
ートパ・ノド１０２およびゲート電極配線１０３は絶縁
膜１１８に設けられた開孔１２１を介してポリシリコン
膜１０４ｂに接続されている。同様に、膜抵抗体１１９
は、開孔１２２を介してソース電極１０５に、開孔１２
３を介してミラーパッド１０６にそれぞれ接続されてい
る。又、ケルビンパッド１０７とソースパッド１０８は
絶縁膜１１８上に直接設けられている。 ［００１９］ メツシュ状のゲート電極１０４ａは、厚さ５０ｎｍの酸
化シリコン膜からなるゲート絶縁膜１１６上に設けられ
ている。ゲート絶縁膜１１６は半導体基板１１１の表面
に設けられている。メツシュ状のゲート電極１０４ａの
網の目（ゲート電極が存在しない部分）の直下部におい
て、Ｎ型シリコン基板１１１の表面部にはＰ型ベース領
域１１４が設けられている（図４および図６）。Ｐ型ベ
ース領域１１４の中央部には高濃度Ｐ型ベース領域１１
３が設けられている。Ｐ型ベース領域１１４はゲート電
極１０４ａ直下部にまで伸びている。Ｎ型ソース領域１
１５はＰ型ベース領域１１４内のゲート電極１０４ａ直
下部の周辺に設けられている。ソース電極１０５は、ゲ
ート電極１０４ａを覆う絶縁膜１１８に設けられた開孔
１２４を介して各ＭＯＳＦＥＴセルのＮ型ソース領域１
１５および高濃度Ｐ型ベース領域１１３と接続される。 ［００２０］ 図３および図４に示すように、半導体チップの外周部に
はＮ型ソース領域１１５と同時に形成されてたＮ型層１
１５ａが設けられ、ソース電極１０５と分８ｉされてい
るか層次は同じアルミニウム配線層１０５ａと接続され
たチャネルストッパである。 ［００２１］ ＭＯＳ ＦＥＴセルの大きさについて述べる。ゲート
電極１０４ａの厚さは６００部ｍ、幅は１３μｍ、Ｐ型
ベース領域１１４で区画された領域（図５に破線の正方
形で示した領域）の平面積は１２μｍ×１２μｍである
。膜抵抗体１１９の大きさはほぼ１２μｍ×１６μｍ、
抵抗値は２０オームから３０オームである。ＭＯＳ
ＦＥＴセル総数は約３０００である。この実施例では、
ＭＯＳ ＦＥＴＭＮ２は１個のＭＯＳ ＦＥＴセル
で構成されている。 ［００２２］ 膜抵抗体１１９がソース電極１０５とミラーパッド１０
６間に挿入されていることが従来の電流検出端子付ＭＯ
ＳＦＥＴとの相違点である。 ［００２３］ 後述するように、膜抵抗体１１９を設けるなめに、特別
の工程を追加する必要はない。又、ポンディングパッド
もゲートパッド１０２．ミラーパッド１０６゜ケルビン
パッド１０７およびソースパッド１０８の４個でよ〈従
来のものと同じである。半導体ペレットのサイズも実質
上同一であるといえる。 ［００２４］ 次に、電流検出端子付ＭＯＳＦＥＴの製造方法の第１の
実施例について説明する。 ［００２５］ まず、図７（ａ）に示すように、裏面に高濃度Ｎ層１１
０を有するＮ型シリコン基板１１１を用意する。次に熱
酸化を行い厚さ７５０ｎｍの酸化シリコン膜１２６を形
成する。酸化シリコン膜１２６を選択的に除去して開孔
を形成し、その開孔を通してイオン注入法によりボロン
を打込み、拡散させて高濃度Ｐ型チャネルストッパ１１
２．ＭＯＳ ＦＥＴセルの高濃度Ｐ型ベース領域１１
３および図示しないフィールドリングを形成する。ボロ
ン注入の条件は、エネルギー７０ｋｅＶ、打込み量−平
方センチメートル当り１０の１４乗（ＩＥ１４と記す。 以下これに準じる）である。ボロン打込み後の押込み拡
散により、高濃度Ｐ型の領域１１２．１１３の表面に酸
化膜１２７が形成される。 ［００２６］ 次に、図７（ｂ）に示すように、セル領域の酸化シリコ
ン膜１２６および酸化膜１２７を除去し、厚さ５０ｎｍ
のゲート絶縁膜１１６（酸化シリコン膜）を形成する。 あるいは、酸化シリコン膜１２６および酸化膜１２７を
全て除去したのち、改めて１１００ｎから１１０００ｎ
の酸化シリコン膜を形成し、選択的に除去したのちゲー
ト絶縁膜１１６を形成１〜でもよい。セル領域以外の、
チャネルストッパ１１２の表面上などでは、ゲート酸化
膜の成長とともに酸化膜が成長し、厚い酸化膜１１７と
なる。次に全面に厚ｅ６００ｎｍのポリシリコン膜１２
８を形成する。 ［００２７］ 次に、図７（ｄ）に示すように、ポリシリコン膜１２８
を選択的に除去し、ゲート電極（１０４ａ）および膜抵
抗体１１９のパターニングを行なう。次にゲート電極（
１０４ａ）および膜抵抗体１１９をマスクとしてゲート
絶縁膜１１６を除去する。次にボロンイオンをエネルギ
ー７０ｋｅＶ、打込み量−平方センチメートル当り９Ｅ
１３の条件で注入したのち熱処理を行なってＰ型ベース
領域１１４を形成する。このとき、Ｐ型ベース領域１１
４および高濃度Ｐ型ベース領域１１３上に薄い酸化膜１
２９が形成される。ゲート電極１０４ａ、膜抵抗体１１
９の表面にも同様に図示しない酸化膜が形成される。 ［００２８］ 次に、図７（ｄ）に示すように、厚さ１．２μｍのアル
ミニウム膜を蒸着法により形成し、選択的に除去するこ
とにより高濃度Ｐ型ベース領域１］３の上方にアルミニ
ウムマスク１３０を形成する。リンイオンをエネルギー
８０ｋｅＶ、打込み量−平方センチメートル当り５Ｅ１
５で注入し、熱処理を行ない高濃度Ｎ型ソース領域１１
５を形成する。 ［００２９］ 次に、図６に示すように、アルミニウムマスク１３０を
除去し、リンシリゲートガラスなどの絶縁膜１１８を堆
積したのち、開孔１２２，１２３および１２４を設ける
。アルミニウム膜を蒸着法により被着し、パターニング
を行な い、ゲートパッド１０２．ゲート電極配線１０
３．ソース電極１０５．ミラーパッド１０６、ケルビン
パッド１０７．ソースパッド１０８などを形成する。 ［００３０］ 以上説明したように、膜抵抗体１１９は、ゲート電極１
０４ａと同時に形成することができ、何ら特別の工程は
追加されない。 ［００３１］ ソース電極１０５とミラーパッド１０６との間に１本の
膜抵抗体１１９を挿入した例について説明したが、数個
から数十個の膜抵抗体を並列に挿入し、レーザー照射に
よるトリミングを行えばセンス抵抗の精度を向上させる
ことができる。 ［００３２］ 次に、本発明の電流検出端子付ＭＯＳＦＥＴの第２の実
施例について説明する。 ［００３３］ 図８および図９を参照すると、ソース電極１０５ａとミ
ラーパッド１０６ａとの間にＰ型拡散層１３１が設けら
れている。Ｐ型拡散層１３１はＰ型ベース領域１１４と
同時に形成される。この実施例は、センス抵抗として拡
散抵抗を利用したものである。抵抗値の絶対精度は約１
５％であり、ポリシリコン抵抗の約２０％より良好であ
る。この第２の実施例の他の部分は電流検出端子付ＭＯ
ＳＦＥＴの第１の実施例と同じであり、図８および図９
に図５および図６と同一の参照数字によって示し、その
説明は省略する。 ［００３４］
以上説明したように本発明は、電流検出端子付ＭＯＳＦ
ＥＴのセンス抵抗を半導体ペレットに設けて内蔵させる
ことによって、ミラ一端子とケルビン端子間の電位差と
して負荷電流を検出することができる。従って外部雑音
の影響を受けることがなく、外付は抵抗を必要としない
ので検出回路の構成が簡単となり検出効率を改善するこ
とができる。又、センス抵抗を内蔵させるための特別の
製造工程を追加する必要もなく、ワイヤボンディングの
数や外部端子の増加も伴なわない。 ［００３５］ 以上の実施例では、二重拡散型の縦型ＭＯＳＦＥＴにつ
いて説明したが、■−ＭＯＳＦＥＴに本発明を適用する
ことも可能である。又、ソース電極とドレイン電極が半
導体ペレットの表面側と裏面側にそれぞれ設けられてい
るものだけに限定されるわけでもない。
ＥＴのセンス抵抗を半導体ペレットに設けて内蔵させる
ことによって、ミラ一端子とケルビン端子間の電位差と
して負荷電流を検出することができる。従って外部雑音
の影響を受けることがなく、外付は抵抗を必要としない
ので検出回路の構成が簡単となり検出効率を改善するこ
とができる。又、センス抵抗を内蔵させるための特別の
製造工程を追加する必要もなく、ワイヤボンディングの
数や外部端子の増加も伴なわない。 ［００３５］ 以上の実施例では、二重拡散型の縦型ＭＯＳＦＥＴにつ
いて説明したが、■−ＭＯＳＦＥＴに本発明を適用する
ことも可能である。又、ソース電極とドレイン電極が半
導体ペレットの表面側と裏面側にそれぞれ設けられてい
るものだけに限定されるわけでもない。
【図１】
本発明による電流検出端子骨ＭＯＳ ＦＥＴの回路図
である。
である。
【図２】
本発明電流検出端子付ＭＯＳＦＥＴの第１の実施例を説
明するための半導体ペレットの略平面図である。
明するための半導体ペレットの略平面図である。
【図３】
図２のＡ−Ａ線拡大断面図である。
【図４】
図２のＢ−Ｂ線拡大断面図である。
【図５】
図２の０部の拡大略平面図である。
【図６】
図５のＹ−Ｙ線拡大断面図である。
【図７】
本発明電流検出端子付ＭＯＳＦＥＴの製造方法の第１の
実施例を説明するため（ａ）〜（ｄ）に公国して示す工
程順断面図である。
実施例を説明するため（ａ）〜（ｄ）に公国して示す工
程順断面図である。
【図８】
本発明電流検出端子付ＭＯＳＦＥＴの第２の実施例を説
明するための半導体ペレットの一部を示す平面図である
。
明するための半導体ペレットの一部を示す平面図である
。
【図９】
図８のＹ−Ｙ線拡大断面図である。
１０１ 半導体ペレット
１０２ ゲートパッド
１０３．１０４ ゲート電極配線
１０４ａ、１０４ｂ ポリシリコン膜１０５
ソース電極 １０６ ミラーパッド ケルビンパッド ソースパッド ドレイン電極 高濃度Ｎ層 Ｎ型シリコン基体 高濃度Ｐ型チャネルスト 高濃度Ｐ型ベース領域 Ｐ型ベース領域 Ｎ型ソース領域 ゲート絶縁膜 酸化シリコン膜 絶縁膜 膜抵抗体 ソース 開孔 開孔 開孔 開孔 開孔 酸化シリコン膜 酸化膜 ポリシリコン膜 酸化膜 アルミニウムマスク Ｐ型拡散層 ッパ
ソース電極 １０６ ミラーパッド ケルビンパッド ソースパッド ドレイン電極 高濃度Ｎ層 Ｎ型シリコン基体 高濃度Ｐ型チャネルスト 高濃度Ｐ型ベース領域 Ｐ型ベース領域 Ｎ型ソース領域 ゲート絶縁膜 酸化シリコン膜 絶縁膜 膜抵抗体 ソース 開孔 開孔 開孔 開孔 開孔 酸化シリコン膜 酸化膜 ポリシリコン膜 酸化膜 アルミニウムマスク Ｐ型拡散層 ッパ
図面
【図月
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
Ｙ
Claims (7)
- 【請求項１】半導体基板に設けられた複数のＭＯＳＦＥ
Ｔセルを並列接続して構成されるＭＯＳＦＥＴ本体と、 前記半導体基板に設けられた１個のＭＯＳＦＥＴセルま
たは並列接続された所定個数のＭＯＳＦＥＴセルから構
成される電流検出素子と、前記半導体基板に設けられ、
前記電流検出素子を構成するセルのソース電極に接続さ
れた導電膜からなるミラーパッドと、前記半導体基板に
設けられ、前記ＭＯＳＦＥＴ本体のソース電極に接続さ
れ、前記ミラーパッドと分離された導電膜からなるケル
ビンパッドと、前記半導体基板に設けられ前記ミラーパ
ッドおよびケルビンパッドに接続された電流検出用の抵
抗素子とを含み、 前記所定個数のＭＯＳＦＥＴセルは前記ＭＯＳＦＥＴ本
体を構成するＭＯＳＦＥＴセルの数より少ない、電流検
出端子付ＭＯＳＦＥＴ。 - 【請求項２】前記抵抗素子はポリシリコン膜抵抗体を有
している請求項１記載の電流検出端子付ＭＯＳＦＥＴ。 - 【請求項３】前記抵抗素子は前記半導体基板に設けられ
た拡散抵抗である請求項１記載の電流検出端子付ＭＯＳ
ＦＥＴ。 - 【請求項４】第１導電型半導体基板からなるドレイン領
域、前記半導体基板の一主面部に形成された第２導電型
ベース領域、前記第２導電型ベース領域に形成された第
１導電型ソース領域および前記ドレイン領域と第１導電
型ソース領域との間の前記第２導電型ベース領域上にゲ
ート絶縁膜を介して設けられたゲート電極を有する複数
のＭＯＳＦＥＴセルと、前記ＭＯＳＦＥＴセルのうちの
多数の前記ドレイン領域、前記第１導電型ソース領域お
よび前記ゲート電極にそれぞれ共通に接続し、前記半導
体基板に設けられたドレイン電極，ソースパッドおよび
ゲートパッドと、前記半導体基板に設けられ、前記ＭＯ
ＳＦＥＴセルの残余の一部または全部のセルの前記第１
導電型ソース領域に接続された導電膜からなるミラーパ
ッドと、 前記半導体基板に設けられ、前記ＭＯＳＦＥＴセルのう
ちの前記多数のセルの前記第１導電型ソース領域に接続
され、前記ミラーパッドと分離された導電膜からなるケ
ルビンパッドと、 前記ミラーパッドおよび前記ケルビンパッド間に接続さ
れた電流検出用の抵抗素子とを含む電流検出端子付ＭＯ
ＳＦＥＴ。 - 【請求項５】前記抵抗素子の膜抵抗体および前記ＭＯＳ
ＦＥＴセルのゲート電極はポリシリコン膜である請求項
２記載の電流検出端子付ＭＯＳＦＥＴ。 - 【請求項６】第１導電型半導体基板の一主表面にゲート
絶縁膜を形成する工程と、 ポリシリコン膜を被着してパターニングすることにより
メッシュ状のゲート電極および膜抵抗体を形成する工程
と、 前記ゲート電極をマスクとして前記第１導電型半導体基
板の一主表面部にイオン注入を行ない第２導電型ベース
領域を形成する工程と、前記第２導電型ベース領域に選
択的にイオン注入を行ない第１導電型ソース領域を形成
する工程と、 絶縁膜を堆積したのち前記第１導電型ソース領域部上お
よび前記膜抵抗体部上の所定箇所に開口を設ける工程と
、 導電膜を堆積したのちパターニングを行って所定の前記
第１導電型ソース領域と前記膜抵抗体の一端に接続され
るソース電極および他の所定の前記第１導電型ソース領
域と前記膜抵抗体の他端に接続されるミラーパッドを形
成する工程とを有する電流検出端子付ＭＯＳＦＥＴの製
造方法。 - 【請求項７】Ｎ型シリコン基板にボロンをイオン注入し
てＰ型ベース領域を形成し、リンをイオン注入してＮ型
ソース領域を形成する請求項６記載の電流検出端子付Ｍ
ＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2402191A JP3063167B2 (ja) | 1989-12-29 | 1990-12-14 | 電流検出端子付ｍｏｓ ｆｅｔおよびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34280289 | 1989-12-29 | ||
| JP1-342802 | 1989-12-29 | ||
| JP2402191A JP3063167B2 (ja) | 1989-12-29 | 1990-12-14 | 電流検出端子付ｍｏｓ ｆｅｔおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04100276A true JPH04100276A (ja) | 1992-04-02 |
| JP3063167B2 JP3063167B2 (ja) | 2000-07-12 |
Family
ID=26577364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2402191A Expired - Lifetime JP3063167B2 (ja) | 1989-12-29 | 1990-12-14 | 電流検出端子付ｍｏｓ ｆｅｔおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063167B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386130A (en) * | 1992-11-04 | 1995-01-31 | U.S. Philips Corporation | Semiconductor device comprising a broadband and high-gain monolithic integrated circuit for a distributed amplifier |
| US5491357A (en) * | 1993-05-19 | 1996-02-13 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Integrated structure current sensing resistor for power MOS devices, particularly for overload self-protected power MOS devices |
| US5691555A (en) * | 1993-05-19 | 1997-11-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Integrated structure current sensing resistor for power devices particularly for overload self-protected power MOS devices |
| KR100380577B1 (ko) * | 1995-09-22 | 2003-07-18 | 페어차일드코리아반도체 주식회사 | 전압,전류감지능력이향상된센스펫 |
| JP2006506038A (ja) * | 2002-11-05 | 2006-02-16 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 集積突入電流リミッタ回路および方法 |
| JP2006508628A (ja) * | 2002-11-12 | 2006-03-09 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 集積された突入電流リミッタ回路および方法 |
| JP2010199149A (ja) * | 2009-02-23 | 2010-09-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2013012669A (ja) * | 2011-06-30 | 2013-01-17 | Renesas Electronics Corp | 半導体装置 |
| WO2022054327A1 (ja) * | 2020-09-11 | 2022-03-17 | 富士電機株式会社 | 半導体装置 |
| JP2023131475A (ja) * | 2022-03-09 | 2023-09-22 | 株式会社東芝 | 半導体装置 |
-
1990
- 1990-12-14 JP JP2402191A patent/JP3063167B2/ja not_active Expired - Lifetime
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386130A (en) * | 1992-11-04 | 1995-01-31 | U.S. Philips Corporation | Semiconductor device comprising a broadband and high-gain monolithic integrated circuit for a distributed amplifier |
| US5491357A (en) * | 1993-05-19 | 1996-02-13 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Integrated structure current sensing resistor for power MOS devices, particularly for overload self-protected power MOS devices |
| US5691555A (en) * | 1993-05-19 | 1997-11-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Integrated structure current sensing resistor for power devices particularly for overload self-protected power MOS devices |
| KR100380577B1 (ko) * | 1995-09-22 | 2003-07-18 | 페어차일드코리아반도체 주식회사 | 전압,전류감지능력이향상된센스펫 |
| JP2006506038A (ja) * | 2002-11-05 | 2006-02-16 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 集積突入電流リミッタ回路および方法 |
| JP2006508628A (ja) * | 2002-11-12 | 2006-03-09 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 集積された突入電流リミッタ回路および方法 |
| JP2010199149A (ja) * | 2009-02-23 | 2010-09-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2013012669A (ja) * | 2011-06-30 | 2013-01-17 | Renesas Electronics Corp | 半導体装置 |
| WO2022054327A1 (ja) * | 2020-09-11 | 2022-03-17 | 富士電機株式会社 | 半導体装置 |
| JPWO2022054327A1 (ja) * | 2020-09-11 | 2022-03-17 | ||
| CN115176344A (zh) * | 2020-09-11 | 2022-10-11 | 富士电机株式会社 | 半导体装置 |
| US12165998B2 (en) | 2020-09-11 | 2024-12-10 | Fuji Electric Co., Ltd. | Semiconductor device |
| US12431448B2 (en) | 2020-09-11 | 2025-09-30 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP2023131475A (ja) * | 2022-03-09 | 2023-09-22 | 株式会社東芝 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3063167B2 (ja) | 2000-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2876694B2 (ja) | 電流検出端子を備えたｍｏｓ型半導体装置 | |
| GB2103877A (en) | Gate protection for insulated gate semiconductor devices | |
| US4908682A (en) | Power MOSFET having a current sensing element of high accuracy | |
| JP3063167B2 (ja) | 電流検出端子付ｍｏｓ ｆｅｔおよびその製造方法 | |
| JPH05259463A (ja) | パワー半導体デバイス用温度センサとその製法 | |
| JPH08130246A (ja) | 半導体装置とその製造方法 | |
| US5153696A (en) | MOS FET with current sensing terminal | |
| JP3154480B2 (ja) | 絶縁ゲート型トランジスタ用のｍｏｓパイロット構造 | |
| JPH06334189A (ja) | 電力ｍｏｓ装置用集積構造電流感知抵抗 | |
| JP2919757B2 (ja) | 絶縁ゲート型半導体装置 | |
| JP3922038B2 (ja) | 電流検出機能付ｍｏｓ型電界効果トランジスタ | |
| JPH05299658A (ja) | 半導体装置及びその製造方法 | |
| JPH02110976A (ja) | 絶縁ゲート型半導体装置 | |
| JP2808909B2 (ja) | パワー半導体装置 | |
| JPH0371673A (ja) | 縦型ｍｏｓｆｅｔ | |
| JP2892686B2 (ja) | 絶縁ゲート半導体装置 | |
| JPS6350070A (ja) | 縦型ｍｏｓ電界効果トランジスタ | |
| JPS6074665A (ja) | 半導体装置の製造方法 | |
| JP2002246598A (ja) | 半導体装置及びその製造方法 | |
| JPH01129461A (ja) | 電流センサ付き半導体装置およびその製造方法 | |
| JPS5848840A (ja) | 電気抵抗式湿度センサ及びその製造方法 | |
| JP2802940B2 (ja) | 半導体装置 | |
| JPS61276250A (ja) | 半導体装置 | |
| JP2892673B2 (ja) | 半導体装置 | |
| JPH0380564A (ja) | 半導体集積回路装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000404 |