JPH04139765A

JPH04139765A - 半導体装置

Info

Publication number: JPH04139765A
Application number: JP26219390A
Authority: JP
Inventors: Hisayo Momose; 寿代百瀬; Shigeru Kanbayashi; 神林　茂; Hidekazu Kawaguchi; 川口　英一
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-09-29
Filing date: 1990-09-29
Publication date: 1992-05-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体装置に係り、特に絶縁膜上に形成する
薄膜トランジスタの構造に間する。

（従来の技術）薄膜トランジスタの代表例として、例えば第７図に示す
ように、所望の素子領域の形成された単結晶シリコン基
板１の表面を覆う酸化シリコン膜２上にゲート電極３を
形成し、この上にゲート絶縁膜４を介してシリコン薄膜
５を形成し、この内部にソースドレイン６．７を形成し
たものがある。

そしてこの上層に酸化シリコン膜８を介して配線層９か
形成され、表面がパッシベーション膜１０て覆われるよ
うに形成されている。

このようなゲート電極３をソース・ドレイン領域および
チャネル領域を形成するシリコン薄膜５の下層に形成す
る構造の薄膜トランジスタは、シリコン薄膜堆積後、こ
のシリコン薄膜を酸化してゲート絶縁膜とすることなく
ＣＶＤ法などにより堆積すればよいため、シリコン薄膜
の膜厚はシリコン薄膜堆積時の膜厚として単純に制御す
ることができるという利点かある。

また、ソース・ドレイン部の電極引き出しとして金属配
線とのコンタクトをとる場合、このシリコン薄膜と層間
絶縁膜との選択比が小さい場合、低抵抗のコンタクトを
形成することは困難であるが、第４図に示した薄膜トラ
ンジスタのようにゲト電極をシリコン薄膜の下層に形成
した場合には、このゲート電極と同一工程で形成される
導電層３ｓを電極引き出しとして用い、この導電層３Ｓ
を介して金属配線とソース・ドレイン部とのコンタクト
をとることができる。

このようにこのゲート電極をシリコン薄膜の下側に形成
する構造は、薄膜トランジスタとしては好ましい構造で
あるとされている。

しかし、ゲート電極部をシリコン薄膜の下側に形成する
上記構造では、第８図にポテンシャル分布を示すように
、電気力線の終端となる部分が存在しないため、ゲート
電極からドレイン領域に向かって電気力線の流れが生じ
る。この現象は、ドレイン近傍の電気力線をドレイン側
に埋め込むため、この効率は、トランジスタのチャネル
長に大きく依存し、実行的にチャネル長か短い場合と同
様の効果をもたらした。例えば、閾値の低下が相対的に
チャネル長の長い領域から生じたことが上げられる。

このショートチャネル効果による閾値の低減の問題は微
細化に伴い深刻となっていた。

（発明が解決しようとする課題）このように、従来のゲート電極部をシリコン薄膜の下側
に形成する構造の薄膜トランジスタでは、電気力線の終
端となる部分が存在しないため、ゲート電極からドレイ
ン領域に向かって電気力線の流れが生じ、チャネル長依
存性が大きいという問題があった。

本発明は前記実情に鑑みてなされたもので、ショートチ
ャネル効果による閾値の低下の問題を解決し、高性能の
薄膜トランジスタを提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段）そこで本発明の第１では、ゲート電極をソース・ドレイ
ン領域およびチャネル領域を形成するシリコン薄膜の下
層に形成する構造の薄膜トランジスタにおいて、少なく
ともチャネル領域の上方に絶縁膜を介して導電層を形成
するようにしている。

また本発明の第２では、ゲート電極をソース・ドレイン
領域およびチャネル領域を形成するシリコン薄膜の上層
または下層に形成する薄膜トランジスタにおいて、少な
くともチャネル領域を介してゲート電極と対抗する位置
に、絶縁膜を介して導電層を形成し、この導電層に所望
の電圧を印加し、電気力線を制御するようにしている。

この際の導電層に印加する定電位は、トランジスタの動
作中に変動しない一定の電位である。

（作用）上記第１の構成によれば、チャネル領域の上方に絶縁膜
を介して導電層を形成するようにしているため、ゲート
電極からこの導電層にむかうように電気力線が形成され
るため、ショートチャネル効果が低減され、微細化に際
しても高性能の薄膜トランジスタを得ることができる。

上記第２の構成によれば、チャネル領域の上方または下
方に絶縁膜を介して導電層を形成し、この導電層の電位
をゲート電極の電位に対して所定の電位差を持つように
設定するようにしているため、ゲート電極からこの導電
層にむかうように電気力線が形成され、ショートチャネ
ル効果が低減され、微細化に際しても高性能の薄膜トラ
ンジスタを得ることができる。

（実施例）次に本発明の実施例について図面を参照しっつ詳細に説
明する。

実施例１第１図は本発明の第１の実施例の薄膜トランジスタを含
む半導体集積回路を示す図である（第１図（ａ）は断面
図第１図（ｂ）は一部平面図である）。

この薄膜トランジスタでは、第７図に示した従来例の薄
膜トランジスタ構造に加えて配線層９とシリコン薄膜５
との間の絶縁膜８を２層構造にし、第１の絶縁膜と第２
の絶縁膜との間にこの薄膜トランジスタのチャネル領域
上を覆うように第２の導電層１１を形成したことを特徴
とするものである。

他の部分については従来例のトランジスタと全く同様に
形成した。

次にこの薄膜トランジスタの製造工程について説明する
。

まず、第２図（ａ）に示すように、ｎ型シリコン基板１
表面に所望の素子領域を形成する。ここではまずｎ型シ
リコン基板１表面にｐウェル１２を形成し、ＬＯＣＯ５
法により素子分離絶縁膜１３を形成し、ゲート絶縁膜１
４．ゲート電極１５を形成すると共にソースドレイン領
域１６．１７を形成しＭＯＳＦＥＴを形成する。

次いで、第２図（ｂ）に示すように、このようにして素
子領域の形成されたシリコン基板１の表面にＣＶＤ法に
より膜厚６００　ｎｍの酸化シリコン膜２を形成し、こ
の酸化シリコン膜２上にＣＶＤ法により膜厚２００　ｎ
ｓの多結晶シリコン膜３ａを堆積し、これをフォトリソ
法によりパターニングして、ゲート電極３およびソース
ドレインの配線取り出し部３Ｓを形成した後、さらに、
この多結晶シリコン膜の表面側の一部を例えば９００℃
の酸素雰囲気中で酸化し膜厚２０ｎ■程度のゲート絶縁
膜４としての酸化シリコン膜を形成する。ここでし、フ
ォトリソ法により配線取り出し部３Ｓ上に開口部Ｈを形
成しておく。

そして、第２図（Ｃ）に示すように、シラン（ＳｉＨ４
）雰囲気を用いたＬＰＣＶＤ法により、膜厚５０ｎｍの
アモルファスシリコン膜を堆積したのち、窒素雰囲気中
でのアニールにより該アモルファスシリコン膜を多結晶
化し、該結晶膜中の素子形成領域をＣＤＥ　（ケミカル
ドライエツチング）法により分離する。

この後第２図（ｄ＞に示すように、ＰＭＯ５，ＮＭＯ５
となる領域に閾値制御を行うため、燐（Ｐ）ボロン（Ｂ
）等の不純物をＩ　Ｘ　１０　”Ｃｍ−３程度導入し、
この後ソースドレイン領域６．７となる領域にＩ　Ｘ　
１０　”ｃｍ−３程度の不純物を導入し、その後の熱工
程を経てｐ型拡散層、ｎ型拡散層を形成し薄膜トランジ
スタが完成する。ここでｐ型不純物としてはＢもしくは
ＢＦ２を用い、ｎ型不純物としてはＰもしくはヒ素（Ａ
ｓ）を用いる。

この後、ＣＶＤ法により、膜厚３００　ｎｓの酸化シリ
コン膜からなる第１の絶縁膜８ａを形成しこの上層に膜
厚１００ｎａの多結晶シリコン膜を堆積し、少なくとも
この薄膜トランジスタのチャネル領域を覆う領域および
配線部を残してエツチングし、導体層１１を得、さらに
この上層に再びＣＶＤ法により、膜厚３００　ｎｉの酸
化シリコン膜からなる第２の絶縁膜８ｂを形成する。

そしてこの第１および第２の絶縁膜８ａ、８ｂにコンタ
クト孔りを形成し、第２（ｅ）に示すようにスパッタリ
ング法によりアルミニウム層を堆積して、配線取りだし
部にコンタクトするようにパターニングし配線層９を形
成する。

そして最後に、この上層をパッシベーション膜１０で被
覆した後、配線層９および導体層１１にコンタクトする
パッド部（図示せず）を開孔し、第１図に示したような
半導体装置が完成する。

このようにして形成された薄膜トランジスタを有する集
積回路は、パッド部を介してゲート電極、ソース、ドレ
インおよび導体層１１に所望の電圧をかけて駆動せしめ
られる。

このときの電気力線は第３図に示すようにゲート電極か
ら導体層１１に向かっており、チャネル長さカ５短くな
ってもショートチャネル効果による閾値の低減を抑制す
ることができ、トランジスタの高性能化をはかることが
できる。

また、この構造でチャネル長Ｌｄを変化させ閾値電圧Ｖ
ｇを測定した結果、第４図（ａ）および第４図（ｂ）に
曲線ａで示すようにチャネル長Ｌｄが極めて小さくなる
まで十分な閾値電圧Ｖｇを維持することができることが
わかった。ここで曲線すは比較のために導体層１１を配
設しない第７図の構造の薄膜トランジスタについて同様
の測定を行った結果を示す。ここで、第４図（ａ）はｎ
チャネル薄膜トランジスタについての測定結果を示す図
、第４図（ｂ）はｎチャネル薄膜トランジスタについて
の測定結果を示す図である。これらの比較からも本発明
の構造ではチャネル長Ｌｄが極めて小さくなるまで十分
な閾値電圧Ｖｇを維持することができることがわかる。

なお、前記実施例では導体層は薄膜トランジスタのチャ
ネル領域を覆うように形成したが、そのパターンについ
ては配線の引き回し等に応じて適宜変更可能であり、電
気力線の終端部という目的から考えて、チャネル領域に
比べ、その重なり部が小さいサイズのものでもよい。

また、この導体層への印加電圧は必ずしもＶＳＳとする
必要はなく、ＶＤＤと同じあるいはＶ。Ｄ／２というよ
うに一定電圧が印加されるようにしてもよい。

さらに本発明の変形例として第５図に示すように導体層
をアルミニウム配線層９と同一工程で形成したアルミニ
ウム層で構成しても良い。

実施例２また、この構造は第６図（ａ）に示すようなゲート電極
を上側に形成した薄膜トランジスタについても適用可能
である。

この薄膜トランジスタは、所望の素子領域の形成された
単結晶シリコン基板１の表面を覆う酸化シリコン膜２上
に多結晶シリコン膜からなる導体層１１を形成し、膜厚
６００　ｎｍの酸化シリコン膜からなる絶縁膜２２を介
してシリコン薄膜２５を形成し、この内部にソースドレ
イン２６．２７を形成したものである。その上層にゲー
ト絶縁膜２４を介して多結晶シリコンからなるゲート電
極２３を形成する。そしてこの上層には前記実施例と同
様酸化シリコン膜２８を介して配線層２９が形成され、
表面がパッシベーション膜１０て覆われるように形成さ
れている。

そしてこの導体層、ゲート電極、ソースおよびドレイン
に所望のの電圧をかけて駆動せしめられる。

このときの電気力線は第３図に示したのと同様ゲート電
極２３から導体層２１に向かっており、チャネル長さが
短くなってもショートチャネル効果による閾値の低減を
抑制することができ、トランジスタの高性能化をはかる
ことができる。

なお、前記実施例では、基板表面に形成された絶縁膜上
に導体層を形成しさらにこの上層に絶縁膜を介して半導
体薄膜を形成し薄膜トランジスタを形成した例について
説明したが、このようにゲート電極が上方に配置された
構造の場合には、第６図（ｂ）に示すように基板または
基板内に形成されたウェル３１に所望の電圧を印加し、
電気力線を制御するようにしてもよい。他の部分につい
ては実施例２と同様に形成する。同一部位には同一符号
を付した。

なお、前記実施例１および実施例２ては、いずれもアモ
ルファスシリコンの熱処理による再結晶化により形成し
た多結晶シリコンを半導体薄膜として用いたが、熱処理
条件を高精度に制御できるレーザアニール法等を用いて
形成した単結晶シリコンを用いても良い。また、再結晶
化を行うための素材としては堆積によって形成したアモ
ルファスシリコンの他、多結晶シリコンにシリコンをイ
オン注入して形成したアモルファスシリコン膜を・用い
ても良い。また、この熱処理に際しては、エレクトロン
ビームを用いた融解再結晶化法を用いても良い。

また、再結晶膜形成後、素子分離はＣＤＥ法ではなく　
ＬＯＣＯＳ法を用いても良い。

また、前記実施例では、チャネル領域にＮＭＯ５，ＰＭ
Ｏ５それぞれに不純物を導入したが、チャネルに特に不
純物を導入しないものにも本発明は適用可能である。

さらに前記実施例ではＣＭＯ５を形成するために再結晶
化後に不純物を注入したが、ＮＭＯ８またはＰＭＯＳの
みを形成する場合は、アモルファスシリコンの堆積時に
直接不純物を添加しておきｐ型またはｎ型アモルファス
シリコンとして形成するようにしてもよい。

加えて、前記実施例ではシリコンを用いた半導体装置に
ついて説明したが、ＧａＡｓ等の化合物半導体にも適用
可能である。

〔発明の効果〕

以上説明してきたように、本発明の第１によれば、チャ
ネル領域の上方に絶縁膜を介して導電層を形成するよう
にしているため、ゲート電極からこの導電層にむかうよ
うに電気力線が形成されるため、ショートチャネル効果
が低減され、微細化に際しても高性能の薄膜トランジス
タを得ることができる。

また、本発明の第２によれば、チャネル領域の上方また
は下方に絶縁膜を介して導電層を形成し、この導電層に
ゲート電極に対して所定の電圧を印加するようにしてい
るため、電気力線の終端を良好に形成することができ、
微細化に際しても高性能の薄膜トランジスタを得ること
ができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の半導体装置を示す図、
第２図（ａ）乃至第２図（ｅ）はこの半導体装置の製造
工程を示す図、第３図はこの半導体装置の薄膜トランジ
スタの電気力線を示す図、第４図（ａ）および第４図（
ｂ）は本発明実施例の薄膜トランジスタおよび従来例の
薄膜トランジスタのチャネル長さと閾値電圧との関係を
示す図、第５図および第６図は本発明の他の実施例の半
導体装置を示す図、第７図は従来例の半導体装置を示す
図、第８図は従来例の薄膜トランジスタの電気力線を示
す図である。１・・・シリコン基板、２・・・絶縁膜、３・・・ゲー
ト電極、４・・・ゲート絶縁膜、５・・・半導体薄膜、
６・・・ソース領域、７・・・ドレイン領域、８・・・
絶縁膜、８ａ１．第１の絶縁膜、８ｂ・・・第２の絶縁
膜、９・・・配線層、１０・・・パッシベーション膜。第図第図（惰の２）第３図喫効テマ冬ル長（７ｔｍン第４図第５図第６図（ＣＩ）第図（ｂ）第図第図

Claims

【特許請求の範囲】

（１）絶縁膜上に形成された一導電型の半導体薄膜に互
いに離間して形成された他の導電型半導体のソース領域
およびドレイン領域と、このソースドレイン領域に挟ま
れた前記一導電型半導体薄膜に形成されたチャネル領域
と、前記半導体薄膜の下層に形成されたゲート電極とを
具備した薄膜トランジスタを含む半導体装置において、少なくとも前記チャネル領域の上方に絶縁膜を介して導電層を配設したことを特徴とする半導体装
置。
（２）絶縁膜上に形成された一導電型の半導体薄膜に互
いに離間して形成された他の導電型半導体のソース領域
およびドレイン領域と、このソースドレイン領域に挟ま
れた前記一導電型半導体薄膜に形成されたチャネル領域
と、前記半導体薄膜の上層または下層に形成されたゲー
ト電極とを具備した薄膜トランジスタを含む半導体装置
において、少なくとも前記チャネル領域を挟んで前記ゲート電極と対向する領域に絶縁膜を介して導電層を配
設し、この導電層の電位を所定の定電位となるようにしたことを特徴とする半導体装置。