JPH0637306A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0637306A JPH0637306A JP19236992A JP19236992A JPH0637306A JP H0637306 A JPH0637306 A JP H0637306A JP 19236992 A JP19236992 A JP 19236992A JP 19236992 A JP19236992 A JP 19236992A JP H0637306 A JPH0637306 A JP H0637306A
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- Japan
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- conductor
- region
- semiconductor device
- element isolation
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Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタにおいて、製造によるゲ
ート幅のばらつきが抑制され、所望のゲート幅を有する
トランジスタからなる半導体装置を提供する。 【構成】 素子領域３０の長手方向の対向する２辺に沿
って夫々形成された対となる２つの導電体２５が形成さ
れており、この２つの導電体２５は、夫々アルミニウム
配線が成され、所定の電位に接続されている。そして、
この導電体２５は、素子分離膜１５のバーズビーク部分
より内側の素子領域３０から素子分離膜１５の一部に掛
けて覆うように形成され、ポリＳｉ膜等の導電性物質か
らなる。従って、ゲート電極１９に電圧が印加されたと
しても、導電体２５は所定の電位に接続されているの
で、この導電体２５の上部に位置するゲート電極からの
電界は遮断され、導電体２５の下にチャネルが形成され
ない。そのため、ＭＯＳトランジスタのゲート幅（Ｗ）
は、導電体２５の間の距離によって規定される。
ート幅のばらつきが抑制され、所望のゲート幅を有する
トランジスタからなる半導体装置を提供する。 【構成】 素子領域３０の長手方向の対向する２辺に沿
って夫々形成された対となる２つの導電体２５が形成さ
れており、この２つの導電体２５は、夫々アルミニウム
配線が成され、所定の電位に接続されている。そして、
この導電体２５は、素子分離膜１５のバーズビーク部分
より内側の素子領域３０から素子分離膜１５の一部に掛
けて覆うように形成され、ポリＳｉ膜等の導電性物質か
らなる。従って、ゲート電極１９に電圧が印加されたと
しても、導電体２５は所定の電位に接続されているの
で、この導電体２５の上部に位置するゲート電極からの
電界は遮断され、導電体２５の下にチャネルが形成され
ない。そのため、ＭＯＳトランジスタのゲート幅（Ｗ）
は、導電体２５の間の距離によって規定される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上にＭＯＳ
トランジスタなどの素子を形成する半導体装置に関す
る。
トランジスタなどの素子を形成する半導体装置に関す
る。
【０００２】
【従来の技術】従来より、各種の半導体装置が提案され
ており、特にＭＯＳトランジスタを内蔵したものが多く
利用され、ＭＯＳトランジスタは、マイクロプロセッサ
または半導体メモリ等のＶＬＳＩにとって最も重要なデ
バイスとなっている。
ており、特にＭＯＳトランジスタを内蔵したものが多く
利用され、ＭＯＳトランジスタは、マイクロプロセッサ
または半導体メモリ等のＶＬＳＩにとって最も重要なデ
バイスとなっている。
【０００３】ここで、近年の半導体装置は通常平板状の
半導体基板（例えば、Ｓｉ基板）の所定の領域に複数の
ＭＯＳトランジスタ（ＭＯＳＦＥＴ）形成している場合
が多い。この場合、チャネル領域を薄い絶縁層を介しゲ
ート電極で覆った状態でその両側の領域に不純物をドー
プして、ソース領域、ドレイン領域を形成したＭＯＳト
ランジスタを半導体基板の所定領域に形成している。そ
して、このような半導体装置において、複数のＭＯＳト
ランジスタはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉ- ｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法による厚い酸化膜か
らなる素子分離膜と、その素子分離膜直下に形成され濃
度の濃い不純物層からなるチャネルストップ層とによっ
て、各素子領域は分離されている。いわゆる素子分離で
ある。
半導体基板（例えば、Ｓｉ基板）の所定の領域に複数の
ＭＯＳトランジスタ（ＭＯＳＦＥＴ）形成している場合
が多い。この場合、チャネル領域を薄い絶縁層を介しゲ
ート電極で覆った状態でその両側の領域に不純物をドー
プして、ソース領域、ドレイン領域を形成したＭＯＳト
ランジスタを半導体基板の所定領域に形成している。そ
して、このような半導体装置において、複数のＭＯＳト
ランジスタはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉ- ｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法による厚い酸化膜か
らなる素子分離膜と、その素子分離膜直下に形成され濃
度の濃い不純物層からなるチャネルストップ層とによっ
て、各素子領域は分離されている。いわゆる素子分離で
ある。
【０００４】このようなＭＯＳトランジスタは、以下の
ようにして製造される。
ようにして製造される。
【０００５】図２には、従来のトランジスタの製造工程
が示されている。なお、トランジスタとしてＮＭＯＳト
ランジスタを例示として用いた。
が示されている。なお、トランジスタとしてＮＭＯＳト
ランジスタを例示として用いた。
【０００６】まず、ｐ型のＳｉ基板１０に酸化膜分離層
を形成する。すなわち、薄い（〜0.05μｍ）熱酸化膜
（ＳｉＯ2 ）１２を形成した後に窒化膜（Ｓｉ3 Ｎ4 ）
１１（〜0.１μm ）を付着させ、その上にフォトレジス
ト１３を形成する（第１工程）。そして、熱酸化膜１２
及び窒化膜１１を介して、Ｂ+ イオン注入を行い、チャ
ネルストップ層１４を形成する（第２工程）。次に、フ
ォトレジスト１３により保護した素子領域となる部分を
除く他の部分の窒化膜１１をエッチングによって除去す
る。そして、フォトレジスト１３を除去した後、酸化炉
中で熱酸化させる。このため、窒化膜１１が除去された
部分の酸化膜は成長し、約0.5 〜１μm の素子分離膜
（フィールド酸化膜）１５となる。また、チャネルスト
ップ層１４のボロン（Ｂ）は、この熱処理時に拡散す
る。そして、熱酸化膜１２及び窒化膜１１を除去してか
ら熱酸化し、薄い（〜数１０-2μｍ）ゲート酸化膜１６
を形成し、エンハンスメント型の場合は、チャネル領域
部分にボロン（Ｂ）イオンを注入し、しきい値電圧を望
みの値（例えば、０．５Ｖ）に調整する。一方、ディプ
リーション型の場合は、砒素（Ａｓ）イオンを注入して
しきい値電圧を低く（例えば、−０．５Ｖ）調整する
（第３工程）。その後、ポリＳｉ膜を付着させ、拡散ま
たはイオン注入によってリン（Ｐ）を多量にドープして
所望のシート抵抗を有するゲート電極１９を形成する。
パターン形成後のゲート電極１９をマスクして、砒素
（Ａｓ）イオン注入を行いソースおよびドレイン領域を
形成する（第４工程）。
を形成する。すなわち、薄い（〜0.05μｍ）熱酸化膜
（ＳｉＯ2 ）１２を形成した後に窒化膜（Ｓｉ3 Ｎ4 ）
１１（〜0.１μm ）を付着させ、その上にフォトレジス
ト１３を形成する（第１工程）。そして、熱酸化膜１２
及び窒化膜１１を介して、Ｂ+ イオン注入を行い、チャ
ネルストップ層１４を形成する（第２工程）。次に、フ
ォトレジスト１３により保護した素子領域となる部分を
除く他の部分の窒化膜１１をエッチングによって除去す
る。そして、フォトレジスト１３を除去した後、酸化炉
中で熱酸化させる。このため、窒化膜１１が除去された
部分の酸化膜は成長し、約0.5 〜１μm の素子分離膜
（フィールド酸化膜）１５となる。また、チャネルスト
ップ層１４のボロン（Ｂ）は、この熱処理時に拡散す
る。そして、熱酸化膜１２及び窒化膜１１を除去してか
ら熱酸化し、薄い（〜数１０-2μｍ）ゲート酸化膜１６
を形成し、エンハンスメント型の場合は、チャネル領域
部分にボロン（Ｂ）イオンを注入し、しきい値電圧を望
みの値（例えば、０．５Ｖ）に調整する。一方、ディプ
リーション型の場合は、砒素（Ａｓ）イオンを注入して
しきい値電圧を低く（例えば、−０．５Ｖ）調整する
（第３工程）。その後、ポリＳｉ膜を付着させ、拡散ま
たはイオン注入によってリン（Ｐ）を多量にドープして
所望のシート抵抗を有するゲート電極１９を形成する。
パターン形成後のゲート電極１９をマスクして、砒素
（Ａｓ）イオン注入を行いソースおよびドレイン領域を
形成する（第４工程）。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
製造工程によって素子分離膜となる酸化膜を形成する場
合、この酸化膜がフォトレジストによって保護されて形
成された素子領域となる部分に若干入り込んでしまう。
すなわち、酸化膜を酸化炉中で熱酸化により成長させる
際に、膜厚が増加すると同時に横方向にも成長し、素子
領域となる部分に入り込んでしまう。図３には、この様
子が示されている。図３（ａ）は、この様子を示す断面
図であって、図３（ｂ）のＢ−Ｂ´断面図である。図３
（ｂ）は、この様子を示す上面図である。そして、図３
（ａ）の断面図からも分かるように、丁度バーズビーク
のように、辺縁部がさきの尖った形状となる素子分離膜
１５が形成される。このため、ＭＯＳトランジスタのゲ
ート幅（Ｗ）は、図３（ｂ）のＢ−Ｂ´ラインの断面で
ある図３（ａ）の断面図に示すように素子領域となる部
分の内、チャネル領域となる部分に入り込んだ両素子分
離膜１５の尖った先端から先端までの距離として一応定
義される。
製造工程によって素子分離膜となる酸化膜を形成する場
合、この酸化膜がフォトレジストによって保護されて形
成された素子領域となる部分に若干入り込んでしまう。
すなわち、酸化膜を酸化炉中で熱酸化により成長させる
際に、膜厚が増加すると同時に横方向にも成長し、素子
領域となる部分に入り込んでしまう。図３には、この様
子が示されている。図３（ａ）は、この様子を示す断面
図であって、図３（ｂ）のＢ−Ｂ´断面図である。図３
（ｂ）は、この様子を示す上面図である。そして、図３
（ａ）の断面図からも分かるように、丁度バーズビーク
のように、辺縁部がさきの尖った形状となる素子分離膜
１５が形成される。このため、ＭＯＳトランジスタのゲ
ート幅（Ｗ）は、図３（ｂ）のＢ−Ｂ´ラインの断面で
ある図３（ａ）の断面図に示すように素子領域となる部
分の内、チャネル領域となる部分に入り込んだ両素子分
離膜１５の尖った先端から先端までの距離として一応定
義される。
【０００８】一方、この素子分離膜１５の尖った部分の
形状は、酸化炉中の熱酸化条件等によって微妙に変化
し、さらに、チャネルストップ層１４のボロン（Ｂ）の
横方向に対する拡散もこの条件によって微妙に変化す
る。
形状は、酸化炉中の熱酸化条件等によって微妙に変化
し、さらに、チャネルストップ層１４のボロン（Ｂ）の
横方向に対する拡散もこの条件によって微妙に変化す
る。
【０００９】このため、上記ＭＯＳトランジスタのゲー
ト幅（Ｗ）は、この製造条件によって大きなばらつきを
生じ、所望のゲート幅を有するＭＯＳトランジスタが得
られないという問題点があった。また、バーズビーク部
分は、その厚みが急に変化しているわけではないので、
実際にはバーズビークの下の一部が、チャネルとして動
作してしまう。
ト幅（Ｗ）は、この製造条件によって大きなばらつきを
生じ、所望のゲート幅を有するＭＯＳトランジスタが得
られないという問題点があった。また、バーズビーク部
分は、その厚みが急に変化しているわけではないので、
実際にはバーズビークの下の一部が、チャネルとして動
作してしまう。
【００１０】本発明は上記問題点を解決することを課題
としてなされたものであり、ＭＯＳトランジスタにおい
て、製造によるゲート幅のばらつきが抑制され、所望の
ゲート幅を有するトランジスタからなる半導体装置を提
供することを目的とする。
としてなされたものであり、ＭＯＳトランジスタにおい
て、製造によるゲート幅のばらつきが抑制され、所望の
ゲート幅を有するトランジスタからなる半導体装置を提
供することを目的とする。
【００１１】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板上に複数の素子領域が形成され、該素子
領域が長手方向にソース領域、チャネル領域、ドレイン
領域の順に形成され、そのチャネル領域の上方には絶縁
体膜を介して電界を印加するゲート電極が設けられ、該
素子領域が各々素子分離膜によって分離されている半導
体装置であって、前記素子領域の長手方向の対向する２
辺に沿って夫々形成された対となる第１の導電体及び第
２の導電体を有し、前記第１の導電体及び第２の導電体
は、素子領域の一部と該素子領域に近接する素子分離膜
の一部をも覆うように形成され、所定の電位に接続され
た導電体であり、前記ゲート電極は、前記第１及び第２
の導電体及び前記チャネル領域の上方に設けられること
を特徴とする。
は、半導体基板上に複数の素子領域が形成され、該素子
領域が長手方向にソース領域、チャネル領域、ドレイン
領域の順に形成され、そのチャネル領域の上方には絶縁
体膜を介して電界を印加するゲート電極が設けられ、該
素子領域が各々素子分離膜によって分離されている半導
体装置であって、前記素子領域の長手方向の対向する２
辺に沿って夫々形成された対となる第１の導電体及び第
２の導電体を有し、前記第１の導電体及び第２の導電体
は、素子領域の一部と該素子領域に近接する素子分離膜
の一部をも覆うように形成され、所定の電位に接続され
た導電体であり、前記ゲート電極は、前記第１及び第２
の導電体及び前記チャネル領域の上方に設けられること
を特徴とする。
【００１２】
【作用】本発明に係る半導体装置において、製造による
素子分離膜のバーズビーク部分の形状のばらつき及びチ
ャネルストップ層の横方向拡散のばらつきを加味して、
そのばらつき部分より内側の素子領域から素子分離膜の
一部に掛けて導電体を形成している。このため、ＭＯＳ
トランジスタのゲート幅は、この導電体間の距離によっ
て定義される。従って、ゲート幅の値は、製造条件によ
る上記のばらつきの影響を受けず、かつゲート幅の値の
変動幅を小さくすることができる。
素子分離膜のバーズビーク部分の形状のばらつき及びチ
ャネルストップ層の横方向拡散のばらつきを加味して、
そのばらつき部分より内側の素子領域から素子分離膜の
一部に掛けて導電体を形成している。このため、ＭＯＳ
トランジスタのゲート幅は、この導電体間の距離によっ
て定義される。従って、ゲート幅の値は、製造条件によ
る上記のばらつきの影響を受けず、かつゲート幅の値の
変動幅を小さくすることができる。
【００１３】
【実施例】以下、本発明に係る半導体装置について、図
面に基づいて説明する。
面に基づいて説明する。
【００１４】図１（ａ）は、本発明の半導体装置の構成
を示す断面図であり、図１（ｂ）は、同上面図である。
ここで、図１（ａ）は、図１（ｂ）のＡ−Ａ´に沿った
断面図である。
を示す断面図であり、図１（ｂ）は、同上面図である。
ここで、図１（ａ）は、図１（ｂ）のＡ−Ａ´に沿った
断面図である。
【００１５】ｐ型のＳｉ基板１０の上には複数の素子領
域３０が設けられており、図１（ｂ）のＡ−Ａ´ライン
の断面である図１（ａ）の断面図に示されるように、各
素子領域３０は、厚い酸化膜（例えば、ＳｉＯ2 ）から
なる素子分離膜１５と素子分離膜１５直下に形成され濃
度の濃い不純物層（本実施例では、ボロンイオンの注入
された層）からなるチャネルストップ層１４とによって
素子分離されている。そして、図１（ｂ）の上面図に示
されるように、素子領域３０の両側には、ｎ+型のソー
ス領域１７、ｎ+ 型のドレイン領域１８が形成されてお
り、このソース領域１７とドレイン領域１８に挟まれた
領域に基板１０と同じｐ型のチャネル領域２０が形成さ
れている。
域３０が設けられており、図１（ｂ）のＡ−Ａ´ライン
の断面である図１（ａ）の断面図に示されるように、各
素子領域３０は、厚い酸化膜（例えば、ＳｉＯ2 ）から
なる素子分離膜１５と素子分離膜１５直下に形成され濃
度の濃い不純物層（本実施例では、ボロンイオンの注入
された層）からなるチャネルストップ層１４とによって
素子分離されている。そして、図１（ｂ）の上面図に示
されるように、素子領域３０の両側には、ｎ+型のソー
ス領域１７、ｎ+ 型のドレイン領域１８が形成されてお
り、このソース領域１７とドレイン領域１８に挟まれた
領域に基板１０と同じｐ型のチャネル領域２０が形成さ
れている。
【００１６】また、チャネル領域２０の上面は、ＳｉＯ
2 で形成されるゲート酸化膜１６によって覆われてお
り、このゲート酸化膜１６の表面には、ポリＳｉ膜等の
導電体からなるゲート電極１９が形成されている。そし
て、ゲート電極１９は、外部との電気的接続のため、基
板１０の所定の端部まで引き回されている。
2 で形成されるゲート酸化膜１６によって覆われてお
り、このゲート酸化膜１６の表面には、ポリＳｉ膜等の
導電体からなるゲート電極１９が形成されている。そし
て、ゲート電極１９は、外部との電気的接続のため、基
板１０の所定の端部まで引き回されている。
【００１７】なお、本実施例はＮＭＯＳトランジスタで
あるが、ＰＭＯＳトランジスタであってもよい。その場
合は、ｎ型のＳｉ基板上にｐ+ 型のソース領域及びドレ
イン領域が形成され、チャネル領域はｎ型となってい
る。
あるが、ＰＭＯＳトランジスタであってもよい。その場
合は、ｎ型のＳｉ基板上にｐ+ 型のソース領域及びドレ
イン領域が形成され、チャネル領域はｎ型となってい
る。
【００１８】本発明の特徴的なことは、素子領域３０の
長手方向の対向する２辺に沿って夫々形成された対とな
る２つの導電体２５が形成されており、この２つの導電
体２５は、夫々アルミニウム（Ａｌ）配線が成され、所
定の電位に接続されていることである。そして、この導
電体２５は、素子分離膜１５のバーズビーク部分より内
側の素子領域３０から素子分離膜１５の一部に掛けて覆
うように形成され、ポリＳｉ膜等の導電性物質からな
る。なお、本実施例の場合は、アース電位に接続されて
いるが、ＰＭＯＳトランジスタの場合は、電源電位に接
続される。
長手方向の対向する２辺に沿って夫々形成された対とな
る２つの導電体２５が形成されており、この２つの導電
体２５は、夫々アルミニウム（Ａｌ）配線が成され、所
定の電位に接続されていることである。そして、この導
電体２５は、素子分離膜１５のバーズビーク部分より内
側の素子領域３０から素子分離膜１５の一部に掛けて覆
うように形成され、ポリＳｉ膜等の導電性物質からな
る。なお、本実施例の場合は、アース電位に接続されて
いるが、ＰＭＯＳトランジスタの場合は、電源電位に接
続される。
【００１９】従って、ゲート電極１９に電圧が印加され
た場合、ＭＯＳトランジスタのゲート幅（Ｗ）は、導電
体２５の間の距離によって規定される。すなわち、ゲー
ト電極１９に電圧が印加されたとしても、導電体２５が
所定の電位に接続されているので、この導電体２５の上
部に位置するゲート電極からの電界が遮断され、導電体
２５の下には、チャネルが形成されない。このため、導
電体２５の配設位置によってゲート幅（Ｗ）を設定する
ことができ、従来に比べゲート幅のばらつきを抑制する
ことができ、所望のゲート幅を有するＭＯＳトランジス
タを得ることができる。
た場合、ＭＯＳトランジスタのゲート幅（Ｗ）は、導電
体２５の間の距離によって規定される。すなわち、ゲー
ト電極１９に電圧が印加されたとしても、導電体２５が
所定の電位に接続されているので、この導電体２５の上
部に位置するゲート電極からの電界が遮断され、導電体
２５の下には、チャネルが形成されない。このため、導
電体２５の配設位置によってゲート幅（Ｗ）を設定する
ことができ、従来に比べゲート幅のばらつきを抑制する
ことができ、所望のゲート幅を有するＭＯＳトランジス
タを得ることができる。
【００２０】また、従来のＭＯＳトランジスタのゲート
幅は、チャネルの空乏層が素子分離膜の下まで広がって
いることにより、所望のゲート幅に比べ実質的に広くな
っていた。しかし、本発明の場合は上述の構造を有して
いるので、所望のゲート幅を有するＭＯＳトランジスタ
を得ることができる。
幅は、チャネルの空乏層が素子分離膜の下まで広がって
いることにより、所望のゲート幅に比べ実質的に広くな
っていた。しかし、本発明の場合は上述の構造を有して
いるので、所望のゲート幅を有するＭＯＳトランジスタ
を得ることができる。
【００２１】
【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、製造による素子分離膜のバーズビーク
部分の形状のばらつき及びチャネルストップ層の横方向
拡散のばらつきを加味して、そのばらつき部分より内側
の素子領域となる部分から素子分離膜の一部に掛けて導
電体を形成している。このため、ＭＯＳトランジスタの
ゲート幅は、この導電体間の距離によって定義される。
従って、ゲート電極は製造条件による上記のばらつきの
影響を受けず、かつゲート幅の値の変動幅を小さくする
ことができる。
体装置によれば、製造による素子分離膜のバーズビーク
部分の形状のばらつき及びチャネルストップ層の横方向
拡散のばらつきを加味して、そのばらつき部分より内側
の素子領域となる部分から素子分離膜の一部に掛けて導
電体を形成している。このため、ＭＯＳトランジスタの
ゲート幅は、この導電体間の距離によって定義される。
従って、ゲート電極は製造条件による上記のばらつきの
影響を受けず、かつゲート幅の値の変動幅を小さくする
ことができる。
【図１】半導体装置の構成を示す断面図及び上面図であ
る。
る。
【図２】従来の半導体装置の製造工程の説明図である。
【図３】従来の半導体装置の構成を示す断面図及び上面
図である。
図である。
【符号の説明】 １０ Ｓｉ基板 １４ チャネルストップ層 １５ 素子分離膜 １６ ゲート酸化膜 １７ ソース領域 １８ ドレイン領域 １９ ゲート電極 ２０ チャネル領域 ２５ 導電体 ３０ 素子領域 Ｗ ゲート幅
Claims (1)
- 【請求項１】 半導体基板上に複数の素子領域が形成さ
れ、該素子領域が長手方向にソース領域、チャネル領
域、ドレイン領域の順に形成され、そのチャネル領域の
上方には絶縁体膜を介して電界を印加するゲート電極が
設けられ、該素子領域が各々素子分離膜によって分離さ
れている半導体装置であって、 前記素子領域の長手方向の対向する２辺に沿って夫々形
成された対となる第１の導電体及び第２の導電体を有
し、 前記第１の導電体及び第２の導電体は、素子領域の一部
と該素子領域に近接する素子分離膜の一部をも覆うよう
に形成され、所定の電位に接続された導電体であり、 前記ゲート電極は、前記第１及び第２の導電体及び前記
チャネル領域の上方に設けられることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19236992A JPH0637306A (ja) | 1992-07-20 | 1992-07-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19236992A JPH0637306A (ja) | 1992-07-20 | 1992-07-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637306A true JPH0637306A (ja) | 1994-02-10 |
Family
ID=16290143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19236992A Pending JPH0637306A (ja) | 1992-07-20 | 1992-07-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637306A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1130638A3 (en) * | 2000-03-03 | 2003-10-15 | Agilent Technologies, Inc. (a Delaware corporation) | Method and structure for reducing leakage currents of active area diodes and source/drain diffusions |
| JP2010258396A (ja) * | 2008-06-16 | 2010-11-11 | Fuji Electric Systems Co Ltd | Ｍｏｓ型半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265254A (ja) * | 1988-08-31 | 1990-03-05 | Toshiba Corp | 半導体装置 |
| JPH0312968A (ja) * | 1989-06-12 | 1991-01-21 | Nec Corp | 半導体装置 |
| JPH05102458A (ja) * | 1991-10-08 | 1993-04-23 | Sony Corp | Ｍｏｓトランジスタ及びこれを用いた電荷検出装置 |
-
1992
- 1992-07-20 JP JP19236992A patent/JPH0637306A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265254A (ja) * | 1988-08-31 | 1990-03-05 | Toshiba Corp | 半導体装置 |
| JPH0312968A (ja) * | 1989-06-12 | 1991-01-21 | Nec Corp | 半導体装置 |
| JPH05102458A (ja) * | 1991-10-08 | 1993-04-23 | Sony Corp | Ｍｏｓトランジスタ及びこれを用いた電荷検出装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1130638A3 (en) * | 2000-03-03 | 2003-10-15 | Agilent Technologies, Inc. (a Delaware corporation) | Method and structure for reducing leakage currents of active area diodes and source/drain diffusions |
| JP2010258396A (ja) * | 2008-06-16 | 2010-11-11 | Fuji Electric Systems Co Ltd | Ｍｏｓ型半導体装置 |
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