JPH0414157A - チャネル装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子計算機の主記憶装置と入出力装置間でデー
タ転送を実行するチャネル装置に係り。

チャネル装置を構成する個々の構成要素を最適にＬＳＩ
化したチャネル装置に関する。

〔従来の技術〕

従来技術では、チャネル装置の個々の構成要素を、そ九
ぞれ、ＩＣ，ＬＳＩ、ＲＡＭ素子、プリント基板等を使
って実現していた。近年、半導体集積回路技術の進歩と
プリント基板への実装技術の進歩により、１個の部品に
前記構成要素をより多く実装することが可能となり、チ
ャネル装置として使用される部品の数が減少してきてい
る。

この種のチャネル装置として関連するものには例えば文
献、日経エレクトロニクス、　１９８５年、１１−１８
．　Ｎｏ３８２．　ｐ　ｐ２２ｇ−２８８，に記載され
るチャネル装置がある。このチャネル装置では、論理回
路部を２個のＣＭＯＳ−ＶＬＳＩで構成し、入出力イン
タフェースのドライバ、レシーバ回路を別のＬＳＩで構
成し、こうして構成された１個のチャネル装置を８台ま
とめて１枚のプリント基板に実装した構成となっている
。該チャネル装置には、マイクロ命令の制御のもとに、
主記憶装置をアクセスする手段とチャネルコマンドワー
ドの全ての情報を保持する手段が無いため、入出力命令
処理、入出力割込み処理、チャネルコマンドワードの主
記憶からの取り出し処理、チャネルコマンドワードのチ
エイン処理をチャネル装置で実行することはできなかっ
た。これらの処理はチャネル制御装置という別の装置を
用意しそこで実行された。該従来技術のチャネル制御装
置は１６台のチャネル装置を集中制御する。

〔発明が解決しようとする課題〕

上記従来技術は、チャネル装置を実現するのに、２個の
ＶＬＳＩを必要とし別にチャネル制御装置を必要とした
。

本発明はチャネル制御装置を必要としない高機能なチャ
ネル装置を提供し、さらに、小形で経済的なチャネル装
置を提供することを目的とする。

本発明の他の目的は高速なチャネル装置を提供すること
である。

本発明の他の目的は信頼性の高いチャネル装置を提供す
ることである。

本発明の他の目的は消費電力の低いチャネル装置を提供
することである。

〔課題を解決するための手段〕

上記目的を達成するために、チャネル装置として、マイ
クロ命令を記憶する制御記憶と、マイクロ命令の指示に
より主記憶装置をアクセスする手段と、チャネルコマン
ドワードの情報を保持する手段と、転送するデータのバ
イト数を計数する手段と、チャネルコマンドワードの情
報に従い主記憶装置と入出力装置間のデータ転送を実行
するデータ転送制御部と、転送するデータを一時蓄える
データバッファ部と、入出力装置を制御する入出力イン
タフェース制御部を具備し、これらを一つのＶＬＳＩで
実現したものである。

上記他の目的を達成するために、入量カインタフェース
信号のドライバ・レシーバ回路は上記ＶＬＳＩには含め
ず別のＬＳＩで実現したものである。

上記他の目的のために、該ＶＬＳＩをＣＭＯＳで実現し
たものである。

〔作用〕

マイクロ命令の指示により主記憶装置をアクセスする手
段とチャネルコマンドワードの情報を保持する手段を設
けることにより、チャネルコマンドワードの主記憶から
の取り出し処理、チャネルコマンドワードのチエイン処
理、入出力割り込み処理をチャネル装置で実行できるた
めチャネル制御装置を必要とせず高機能なチャネル装置
である。

上記の二つの手段の他に、前に列記した構成要素をすべ
て具備し一つのＶＬＳＩで実現したため小形で経済的で
ある。

上記構成要素のうちマイクロ命令を記憶する制御記憶は
一般に大容量となるためＶＬＳＩチップ面積か増大し経
済的効果が減少する場合がある。

さらに一般にＲＡＭは他の論理ゲート回路に比べ信頼性
が劣る傾向がある。ＲＡＭ部の信頼性が低い場合にはＲ
ＡＭをＶＬＳＩに内蔵すると、一般にＲＡ　Ｌｉ素子よ
り高価なＶＬＳＩの信頼性を下げてしまうことになる。

以上のような場合には、ＲＡＭアクセスの高速性を犠牲
にしても制御記憶をＶＬＳＩに含めず一般にＶＬＳＩよ
り安価であるＲＡＭ素子で置き換えることによりＶＬＳ
Ｉの信頼性を確保し経済性を達成できる。

チャネルコマンドワードのチエイン処理を個々のチャネ
ル装置で分散して実行できるので、従来のチャネル制御
装置による集中制御に比べ、チャネル制御装置における
当該チャネル装置のサービス待ち時間が発生せず高速に
処理できる。

従来のチャネル制御装置の機能を含めてチャネル装置を
一つのＶＬＳＩで実現したため、部品点数が減少するの
で高信頼性を達成できる。

該ＶＬＳＩをＣＭＯＳで実現することにより低消費電力
化を達成できる。

入出力インタフェースは過電圧、過電流が印加されやす
いなど電気的環境がきびしい状態におかれるため、入出
力インタフェース信号を直接ドライブ・レシーブする回
路は外因による破損を生じやすい。ドライバ・レシーバ
回路をＶＬＳＩに内蔵させると、ドライバ・レシーバの
みが破損した場合の損害が大きい。これは、ドライバ・
レシーバ回路だけは該ＶＬＳＩに内蔵させず、別の一般
により安価なＬＳＩで実現することにより解決される。

このことにより、ＶＬＳＩの信頼性を確保しチャネル装
置全体としての経済性を確保できる。

さらに、ドライバ・レシーバ回路を該ＶＬＳＩから分離
することにより、電気的レベルの異なる複数の入出力イ
ンタフェースに接続して使用する場合、ドライバ・レシ
ーバ回路のみを所定の電気的性質を満足する部品に取り
換えればよく該ＶＬＳ　Ｉは汎用的に使用できる。ＶＬ
ＳＩの開発コストは大であり、ＶＬＳＩに汎用性がある
ことは経済的である。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。ＣＨ
，１は本発明のチャネル装置のＶＬＳＩであり約４５，
０００（７）論理回路を含む（？：ＭＯＳ−ＶＬＳＩで
ある。ＲＡＭ、１００は６４キロビツトのＲＡＭ素子で
あり、５個使用して３２０キロビツトの容量があり、１
ワード４０ビツトのマイクロ命令を８キロワード記憶す
る制御記憶である。　ＡＬＵ、１０１は演算器であり、
マイクロ命令実行制御部であるＧＳＤＲ。

１０２、ＤＥＣ，ＩＯ２の制御のもと４．：１１１ＲＯ
，１０４，１ｉｌＲ１，１０５のデータを演算し１ｔ１
ＯＲ，１０６へ出力する。ＮＡＲ，１０７，ＢＲ。

１０８、ＧＳＡＲ，１０９もマイクロ命令実行制御部で
あり次に実行すべきマイクロ命令の制御記憶上の番地を
決定する。ＩＢＳ、１１０、ＧＲ，１１１はマイクロ命
令が使用する一時的メモリ及び汎用レジスタであり、Ｉ
ＢＳ、１１０は２５６バイトの容量を持つＲＡＭである
。

線、１１．！ｌ　（ＸＢＳＤＨ）は主記憶装置とのイン
タフェイスであり、ＦＯＲ，１１２，ＳＤＲ，１１３、
ＭＭＲＫ、１１４、ＢＭＲＫ、１１５、ＭＡＲ，１１６
、ＢＡＲ，１１７は主記憶装置をアクセスする手段であ
り、ＭＡＲ，１１４はマイクロ命令から主記憶をアクセ
スする場合のストアマークである。

ＭＡＲ，１１６はマイクロ命令から主記憶をアクセスす
る場合の主記憶アドレスである。マイクロ命令から主記
憶をアクセスする場合には、ＭＭＲに、１１４にストア
マークを設定し、ＭＡＲ，１１６に主記憶アドレスを設
定する。主記憶に格納されるデータは、ＧＲ，１１１か
らＳＤＲ，１１３を介して主記憶へ送られる。

主記憶から読み出されるデータはＦＯＲ，１１２を介し
てＧＲ，１１１へ格納される。

ＣＭＤＲ，１１９、ＮＦＬＧ、１２０、ＮＢＣ，１２１
、ＢＡＲ，１１７はチャネルコマンドワードの情報を格
納する手段である。

第４図にチャネルコマンドワード（以後ＣＣＷと略記す
る。）の−例を示す。ＣＣＬ４は６４ビツトで構成され
、コマンドＣＭＤ、４０１、制御フラグＦＬＧ、４０２
、データバイトカウントＢＣ，４０３、データの主記憶
番地ＡＤＨ，４０４から成る。ＣＭＤ；４０１はＣＭＤ
Ｒ，１１９に、ＦＬＧ。

４０２はＮＦＬＧ、１２０に、　ＢＣ，４０３はＮＢＣ
，１２１に、ＡＤＲ，４０４はＢＡＲ，１１７にそれぞ
れ格納保持される。

ＩＢＣ，１２２は入出力装置とチャネル装置間で転送す
るデータバイト数を計数するカウンタであり、ＭＢＣ，
１２３はチャネル装置と主記憶間で転送するデータバイ
ト数を計数するカウンタである。

ＢＩＲ，１２４，ＣＢＳ、１２５、ＢＯＲ，１２６、Ｆ
ＤＲ，１１２、ＳＤＲ。

１１３、ＢＭＲＫ、１１５、ＢＡＲ，１１７はＣＣＷの
情報に従い入出力装置と主記憶装置間でデータ転送を実
行するデータ転送制御部である。ＣＢＳ、１２５は転送
するデータを一時蓄えるデータバッファ部で５１２バイ
トの容量を持つＲＡＭである。ＢＭＲＫ、１１５は主記
憶アクセスのストアマーク、ＢＡＲ，１１７は主記憶の
データアドレスとして使われる。

１ＴＡＧ、１２７．０ＴＡＧ、１２８は入出力装置を制
御する入出力インタフェイス制御部である。

ＣＬＣ，１２９、ＩＴＣ，１３０は中央処理装置内の命
令処理装置とチャネル装置間の起動、割込みインタフェ
イス制御部である。

ＣＨ，１は以上の構成となっており、ＣＣＷの主記憶か
らの取り出し処理、ＣＣＷのチエイン処理、入出力割込
み処理をマイクロ命令の制御のもとに実行できる。

第２図および第３図は、本発明のチャネル装置の第２の
構成要素であるドライバ・レシーバ回路用ＬＳＩを示す
。ＤＲｌ、２、ＤＲ２，３の２種類ある。ＤＲｌ、２は
１４個のインタフェイスドライバ、２０１と８個のイン
タフェイスレシーバ、２０２と、１２個の双方向インタ
フェイスドライバ・レシーバ、２０３とを有する。その
他の回路はＴＴＬドライバ・レシーバである。　ＤＲ２
，３は１２個のインタフェイスレシーバ、２０２と１８
個の双方向インタフェイスドライバ・レシーバ、２０３
とを有し、その他の回路はＴＴＬドライバ・レシーバで
ある。ＬＳＩＤＲｌ。

２とＤＲ２，３はインタフェイスドライバ・レシーバと
ＴＴＬドライバ・レシーバ合わせてそれぞれ９２回路と
９６回路であり、小さなＬＳＩで実現されており、Ｖ　
Ｌ　Ｓ　Ｉ　ＣＨｌ、１に対し十分安価である。本実施
例ては入出力インタフェイス信号はタグ信号２６本、ハ
ス信号１８本であり、−チャネル装置実現するためにＤ
Ｒｌ、２とＤＲ２，３を一個ずつ使用し第２図・第３図
のように信号を割り当てている。

本実施例によれば、制御記憶を５個のＲＡＭ素子で実現
し、ＶＬＳＩであるＣＨ，１と分離したため、ＶＬＳＩ
のチップ面積を小さくできＬＳＩ生産の歩留りが向上し
チャネル装置のコストが減少し経済的である効果がある
。ＲＡＭ素子はＶＬＳＩに比べ十分に安価である。

〔発明の効果〕

本発明は、以上説明したように構成されているので以下
に記載されるような効果を奏する。

ＶＬＳＩは一個しか使用しないため小形であり経済的で
あり信頼性が高い。さらに、ＣＣＷ取り出し処理、ＣＣ
Ｗチエイン処理、入出力割込み処理をチャネル装置自身
で実行できるため高機能であり高速である。チャネル制
御装置を不要とするため全体として小形であり経済的で
あり信頼性が高い。さらに、入８カインタフェイスドラ
イバ・レシーバ回路を別の小さく安価なＬＳＩで構成す
るためＶＬＳＩの信頼性を高め、汎用性をもたせる効果
があり、結果的に経済的である。さらに、ＶＬＳＩをＣ
ＭＯ８で実現するため低消費電力である効果がある。さ
らに、制御記憶を大量に使用する場合には、制御記憶を
ホさく安価なＲＡＭ素子に置き換えることによりＶＬＳ
Ｉの製造原価を下げ、かつ信頼性を上げることができ経
済的である。

【図面の簡単な説明】

第１図は本発明の一実施例であるチャネル装置の論理構
成を示すブロック図、第２図および第３図は本発明の一
実施例であるドライバ・レシーバ回路ＬＳＩの論理構成
を示すブロック図、第４図は本実施例で使用されるチャ
ネルコマンドワードのビット構成を示す図である。 １・ＶＬＳＩ、２−Ｌ　Ｓ　Ｉ、 １００・・・制御記憶用ＲＡＭ、 １０１・・・演算器、 １１１〜１１８・・・主記憶アクセス手段、１１７・１
１９〜１２１・・・チャネルコマンドワード情報格納用
レジスタ。 ２０１〜２０３・入出力インタフェイス用トライバ・レ
シーバ。

Claims (1)

1. 【特許請求の範囲】 １、マイクロ命令を記憶する制御記憶と、演算器と、マ
   イクロ命令実行制御部と、マイクロ命令の指示により主
   記憶装置をアクセスする手段と、チャネルコマンドワー
   ドの情報を保持する手段と、転送するデータのバイト数
   を計数する手段を含みチャネルコマンドワードの情報に
   従い主記憶装置と入出力装置間のデータ転送を実行する
   データ転送制御部と、転送するデータを一時蓄えるデー
   タバッファ部と、入出力装置を制御する入出力インタフ
   ェイス制御部とを構成要素として具備し、該すべての構
   成要素を一つのＶＬＳＩで実現し、入出力インタフェー
   ス上の信号を送信するドライバ及び受信するレシーバ回
   路を別のＬＳＩで実現し、上記ＶＬＳＩと該ＬＳＩとで
   一つのチャネル装置を実現することを特徴とするチャネ
   ル装置。 ２、請求項１記載のチャネル装置において、構成要素の
   うちマイクロ命令を記憶する制御記憶をＲＡＭ素子で置
   き換え、他の構成要素を一つのＶＬＳＩで実現すること
   を特徴とするチャネル装置。 ３、請求項１及び２のいずれかに記載のチャネル装置に
   おいて、ＶＬＳＩがＣＭＯＳであることを特徴とするチ
   ャネル装置。