JPH04142059A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04142059A JPH04142059A JP26408390A JP26408390A JPH04142059A JP H04142059 A JPH04142059 A JP H04142059A JP 26408390 A JP26408390 A JP 26408390A JP 26408390 A JP26408390 A JP 26408390A JP H04142059 A JPH04142059 A JP H04142059A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- dfsr
- cell
- metal wiring
- wiring material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 239000000463 material Substances 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 26
- 238000010586 diagram Methods 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、セミカスタム半導体集積回路における、セル
の配置配線方法に関する。
の配置配線方法に関する。
従来、セミカスタム半導体集積回路におけるセルの配置
配線は（以下、レイアウトと記す）は、チップ全体の総
配線長だけが最小なるようにレイアウトが行われるため
、各セルの配置に関する規則性は全く無いものであった
。
配線は（以下、レイアウトと記す）は、チップ全体の総
配線長だけが最小なるようにレイアウトが行われるため
、各セルの配置に関する規則性は全く無いものであった
。
第５図は、セット、リセット付きのＤ−フリップフロッ
プ（以下ＤＦＳＲと記す）のセルを４段接続した回路の
論理接続図であり、第２図は、上記回路を従来の方法、
即ち、ランダムにレイアウトした例を示す図である。
プ（以下ＤＦＳＲと記す）のセルを４段接続した回路の
論理接続図であり、第２図は、上記回路を従来の方法、
即ち、ランダムにレイアウトした例を示す図である。
図において、２０１は第１のＤＦＳＲセル ２０２は第
２のＤＦＳＲセル、２０６は第５のＤＦＳＲセル、２０
４は第４のＤＦＳＲセル、２０５は各セルのクロンク端
子を接続する金属配線材、２０６は各セルのリセット端
子を接続する金属配線材、２０７は各セルのセット端子
を接続する金属配線材、２０８は第１のＤＦＳＲのＤ端
子へ接続する金属配線材、２０９は第１のＤＦ３ＲのＱ
端子と、第２のＤＦＳＲのＤ端子を接続する金属配線材
、２１０は第２のＤＦＳＲのＱ端子と、第６のＤＦＳ
ＲのＤ！子を接続する金属配線材、２１１は第６のＤＦ
ＳＲのＱ端子と、第４のＤＮＳＲ（７）Ｄ端子を接続す
る金属配線材、２１２は第４のＤＦＳＲのＱ端子へ接続
する金属配線材、５゜１は第ｔのＤＦｓＲセルの論理シ
ンボル、３ｏ２は第２のＤＦＳＲセルの論理シンボル、
６ｏ６は第６のＤＦＳＲセルの論理シンボル、５ｏ４は
第４のＤＦ’ＳＲセルの論理シンボル、３ｏ５はクロッ
クのネット、３０６はリセットのネット、３０７はセッ
トのネッ）、３０８は第１のＤＦＳ ＲのｎＪ子へ接続
するネット、３ｏ９は第１のＤＦＳＲのＱ端子と、第２
のＤＦＳＲのＤ端子を接続するネット、５１ｏは第２の
ＤＦＳＲの。端子と、第５ｔｙ）ＤＦＳ ＲのＤ端子を
接続するネット、３１１は第６のＤＦＳＲのＱ端子と、
第４のＤＦ”ＳＲのＤ端子を接続するネットである。
２のＤＦＳＲセル、２０６は第５のＤＦＳＲセル、２０
４は第４のＤＦＳＲセル、２０５は各セルのクロンク端
子を接続する金属配線材、２０６は各セルのリセット端
子を接続する金属配線材、２０７は各セルのセット端子
を接続する金属配線材、２０８は第１のＤＦＳＲのＤ端
子へ接続する金属配線材、２０９は第１のＤＦ３ＲのＱ
端子と、第２のＤＦＳＲのＤ端子を接続する金属配線材
、２１０は第２のＤＦＳＲのＱ端子と、第６のＤＦＳ
ＲのＤ！子を接続する金属配線材、２１１は第６のＤＦ
ＳＲのＱ端子と、第４のＤＮＳＲ（７）Ｄ端子を接続す
る金属配線材、２１２は第４のＤＦＳＲのＱ端子へ接続
する金属配線材、５゜１は第ｔのＤＦｓＲセルの論理シ
ンボル、３ｏ２は第２のＤＦＳＲセルの論理シンボル、
６ｏ６は第６のＤＦＳＲセルの論理シンボル、５ｏ４は
第４のＤＦ’ＳＲセルの論理シンボル、３ｏ５はクロッ
クのネット、３０６はリセットのネット、３０７はセッ
トのネッ）、３０８は第１のＤＦＳ ＲのｎＪ子へ接続
するネット、３ｏ９は第１のＤＦＳＲのＱ端子と、第２
のＤＦＳＲのＤ端子を接続するネット、５１ｏは第２の
ＤＦＳＲの。端子と、第５ｔｙ）ＤＦＳ ＲのＤ端子を
接続するネット、３１１は第６のＤＦＳＲのＱ端子と、
第４のＤＦ”ＳＲのＤ端子を接続するネットである。
第！１図から明らかなとおり、上記回路が極めて規則性
が高いにもかかわらず、レイアウトの段階においては、
チップ全体の総配線長しが考慮しないため、チップ上の
実際のレイアウト結果は、・全くランダムなものとなっ
てしまっている。
が高いにもかかわらず、レイアウトの段階においては、
チップ全体の総配線長しが考慮しないため、チップ上の
実際のレイアウト結果は、・全くランダムなものとなっ
てしまっている。
しかし、前述の従来の方法は、特定のネットに同種類の
多数のセルの同一端子を接続する場合上記セルの配置に
関する規則性は無いため、上記ネットの配線長が増大す
るだけでなく、不必要に配線領域を占有してしまうとい
う問題点を有しており、その結果、同一面積上にレイア
ウトできる論理規模の低下、配線の引き回しによるデバ
イス特性の劣化が増大する傾向が認められた。
多数のセルの同一端子を接続する場合上記セルの配置に
関する規則性は無いため、上記ネットの配線長が増大す
るだけでなく、不必要に配線領域を占有してしまうとい
う問題点を有しており、その結果、同一面積上にレイア
ウトできる論理規模の低下、配線の引き回しによるデバ
イス特性の劣化が増大する傾向が認められた。
そこで本発明は、上記問題点を解決するためのものであ
り、その特徴は、同一ネットに接続される複数のセルの
各端子位置が、一直線上に乗る様にセルを配置し、上記
各端子を、一層の金属配線材のみで一直線に配線されて
いる事を特徴とする〔実施例〕 第１図は、第３図で示された論理回路のレイアウトに、
本発明を適用した例を示す図である。
り、その特徴は、同一ネットに接続される複数のセルの
各端子位置が、一直線上に乗る様にセルを配置し、上記
各端子を、一層の金属配線材のみで一直線に配線されて
いる事を特徴とする〔実施例〕 第１図は、第３図で示された論理回路のレイアウトに、
本発明を適用した例を示す図である。
図におイテ、１０１は第１のＤＦＳＲセル、１０２は第
２のＤＦｓＲセル １０５は第３のＤＦｓａ−ｔ＝／Ｌ
’１０４は第４７７）ＤＦＳＲセ／ｌｚ、１０５は各セ
ルのクロンク端子を接続する金属配線材、１０６は各セ
ルのリセット端子を接続する金属配線材、１０７は各セ
ルのセット端子を接続する金属配線材、１０３は第１の
ＤＦＳＲのＤ端子へ接続する金属配線材、１０９は第１
のＤＦＳ Ｒの。
２のＤＦｓＲセル １０５は第３のＤＦｓａ−ｔ＝／Ｌ
’１０４は第４７７）ＤＦＳＲセ／ｌｚ、１０５は各セ
ルのクロンク端子を接続する金属配線材、１０６は各セ
ルのリセット端子を接続する金属配線材、１０７は各セ
ルのセット端子を接続する金属配線材、１０３は第１の
ＤＦＳＲのＤ端子へ接続する金属配線材、１０９は第１
のＤＦＳ Ｒの。
端子と、第２のＤＦ’ＳＲのＤ端子を接続する金属配線
材、１１０は第２のＤＦＳＲの。端子と、第３のＤＦ’
ＳＲのＤ端子を接続する金属配線材、１１１は第３のＤ
ＦＳＲの。端子と、第４のＤＦＳＲのＤ端子を接続する
金属配線材、１１２は第４のＤＦＳ ＲのＱ端子へ接続
する金属配線材である第１図のとおり、４つのＤＦＳＲ
，１０１，１０２，１（１１５，１０４を、縦方向に並
べることにより、各セルの端子０ 、 Ｒ＊ Ｓ ＊
Ｄｅ Ｑに縦方向の一直線上に乗せる事ができる。こｈ
により、クロック、リセット、及びセット端子を接続す
るための配線、１０５，１０６ｔ１０７は、一層の金属
配線材のみで一直線に配線することができる。
材、１１０は第２のＤＦＳＲの。端子と、第３のＤＦ’
ＳＲのＤ端子を接続する金属配線材、１１１は第３のＤ
ＦＳＲの。端子と、第４のＤＦＳＲのＤ端子を接続する
金属配線材、１１２は第４のＤＦＳ ＲのＱ端子へ接続
する金属配線材である第１図のとおり、４つのＤＦＳＲ
，１０１，１０２，１（１１５，１０４を、縦方向に並
べることにより、各セルの端子０ 、 Ｒ＊ Ｓ ＊
Ｄｅ Ｑに縦方向の一直線上に乗せる事ができる。こｈ
により、クロック、リセット、及びセット端子を接続す
るための配線、１０５，１０６ｔ１０７は、一層の金属
配線材のみで一直線に配線することができる。
配線１０９，１１０，１１１は、端子位置が異なるので
、一層の金属配線材のみで一直線に配線する事はできな
いが、上記配線材の形状はすべて同一となり、配線材の
形状の差異による特性の劣化を防止することができる。
、一層の金属配線材のみで一直線に配線する事はできな
いが、上記配線材の形状はすべて同一となり、配線材の
形状の差異による特性の劣化を防止することができる。
以上述べたとおり、本発明によって達成されたレイアウ
ト結果は、接続すべきセルの端子位置が一直線上に乗っ
ており、その配線がパターン化され、極めてシンプルな
ものになるため、同一面積に従来より多（のセルを配置
することが可能となるばかりでなく、配線の引き回しに
起因するデバイスの特性劣化も最小限に抑えることがで
きる。
ト結果は、接続すべきセルの端子位置が一直線上に乗っ
ており、その配線がパターン化され、極めてシンプルな
ものになるため、同一面積に従来より多（のセルを配置
することが可能となるばかりでなく、配線の引き回しに
起因するデバイスの特性劣化も最小限に抑えることがで
きる。
さらに、上記配線作業をコンピュータによる自動処理で
行わせる場合においても、その処理時間を短縮する事が
できる。
行わせる場合においても、その処理時間を短縮する事が
できる。
本発明による効果は、どの様なセルのレイアウト作業に
も適用できるものであるが、特に、上記実施例の様に、
多数の同一セルの同一端子ど５しを同−ネットで接続す
る様な回路に適用すると、本発明の効果を最も大きく発
揮する事ができる。
も適用できるものであるが、特に、上記実施例の様に、
多数の同一セルの同一端子ど５しを同−ネットで接続す
る様な回路に適用すると、本発明の効果を最も大きく発
揮する事ができる。
第１図は、本発明をＤＦＳＲを４段接続した回路に対し
て適用した場合の例を示す図。 第２図は、上記回路を従来の方法、即ち、ランダムにレ
イアウトした例を示す図。 第６図は、上記回路の論理的接続を示す図。 １［１１，２０１は第１のＤＦＳ Ｒセル１０２．２［
］２は第２のＤＦＳＲセル１０３．２［］３は第６のＤ
ＦＳＲセル１０４．２０４は第４のＤＦＳＲセル １０５．２０５は各セルのクロック端子を接続する金属
配線材 １０６．２０６は各セルのリセット端子を接続する金属
配線材 １０７．２０７は各セルのセット端子を接続する金属配
線材 １０８．２０８は第１のＤＦＳＲのＤ端子へ接続する金
属配線材 ｉ０９，２０９は第１のＤＦＳＲのＱ端子と、第２のＤ
ＦＳＲのＤ端子を接続する金属配線材１１０．２１０は
第２のＤＦＳＲのＱ端子と、第３のＤＦ’Ｓ ＲのＤ端
子を接続する金属配線材１１１．２１１は第６のＤＦＳ
ＲのＱ端子と、第４のＤＦＳＲのＤ端子を接続する金
属配線材１１２．２１２は第４のＤＦＳＲのＱ端子へ接
続する金属配線材 ３０１は第１のＤＦＳＲセルの論理シンボル５０２は第
２のＤＦＳＲセルの論理シンボル５０５は第３のＤＦＳ
Ｒセルの論理シンボル５０４は第４のＤＦＳＲセルの論
理シンボル５０５はクロックのネット ３０６はリセットのネット ５０７はセットのネット ６０８は第１のＤＦＳＲのＤ端子へ接続するネッ ト ロ０９は第１のＤＦＳ ＲのＱ端子と、第２のＤＦＳＲ
のＤ端子を接続するネット ３１０は第２のＤＦＳＲのＱ端子と、第６のＤＦＳＲの
Ｄ端子を接続するネット ５１１は第５のＤＦＳＲのＱ端子と、第４のＤＦＳＲの
Ｄ端子を接続するネット 以 比願人
て適用した場合の例を示す図。 第２図は、上記回路を従来の方法、即ち、ランダムにレ
イアウトした例を示す図。 第６図は、上記回路の論理的接続を示す図。 １［１１，２０１は第１のＤＦＳ Ｒセル１０２．２［
］２は第２のＤＦＳＲセル１０３．２［］３は第６のＤ
ＦＳＲセル１０４．２０４は第４のＤＦＳＲセル １０５．２０５は各セルのクロック端子を接続する金属
配線材 １０６．２０６は各セルのリセット端子を接続する金属
配線材 １０７．２０７は各セルのセット端子を接続する金属配
線材 １０８．２０８は第１のＤＦＳＲのＤ端子へ接続する金
属配線材 ｉ０９，２０９は第１のＤＦＳＲのＱ端子と、第２のＤ
ＦＳＲのＤ端子を接続する金属配線材１１０．２１０は
第２のＤＦＳＲのＱ端子と、第３のＤＦ’Ｓ ＲのＤ端
子を接続する金属配線材１１１．２１１は第６のＤＦＳ
ＲのＱ端子と、第４のＤＦＳＲのＤ端子を接続する金
属配線材１１２．２１２は第４のＤＦＳＲのＱ端子へ接
続する金属配線材 ３０１は第１のＤＦＳＲセルの論理シンボル５０２は第
２のＤＦＳＲセルの論理シンボル５０５は第３のＤＦＳ
Ｒセルの論理シンボル５０４は第４のＤＦＳＲセルの論
理シンボル５０５はクロックのネット ３０６はリセットのネット ５０７はセットのネット ６０８は第１のＤＦＳＲのＤ端子へ接続するネッ ト ロ０９は第１のＤＦＳ ＲのＱ端子と、第２のＤＦＳＲ
のＤ端子を接続するネット ３１０は第２のＤＦＳＲのＱ端子と、第６のＤＦＳＲの
Ｄ端子を接続するネット ５１１は第５のＤＦＳＲのＱ端子と、第４のＤＦＳＲの
Ｄ端子を接続するネット 以 比願人
Claims (1)
- セミカスタム半導体集積回路において、同一ネットに
接続される、複数のセルの各端子位置が、一直線上に乗
るようにセルが配置され、上記各端子を、一層の金属配
線材料のみで、一直線に配線していることを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26408390A JPH04142059A (ja) | 1990-10-02 | 1990-10-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26408390A JPH04142059A (ja) | 1990-10-02 | 1990-10-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04142059A true JPH04142059A (ja) | 1992-05-15 |
Family
ID=17398284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26408390A Pending JPH04142059A (ja) | 1990-10-02 | 1990-10-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04142059A (ja) |
-
1990
- 1990-10-02 JP JP26408390A patent/JPH04142059A/ja active Pending
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