JPH04368175A - マスタスライスｌｓｉ - Google Patents
マスタスライスｌｓｉInfo
- Publication number
- JPH04368175A JPH04368175A JP3144608A JP14460891A JPH04368175A JP H04368175 A JPH04368175 A JP H04368175A JP 3144608 A JP3144608 A JP 3144608A JP 14460891 A JP14460891 A JP 14460891A JP H04368175 A JPH04368175 A JP H04368175A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- chip
- electrodes
- buffer
- circuit elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、チップ上の所望の位
置に必要数の入出力用の電極を配置できるようにしたマ
スタスライスＬＳＩに関する。
置に必要数の入出力用の電極を配置できるようにしたマ
スタスライスＬＳＩに関する。
【０００２】
【従来の技術】図４は従来のマスタスライスＬＳＩの平
面図である。
面図である。
【０００３】図４に示すように、チップ１の中央部の内
部回路領域２にトランジスタ，抵抗等の回路素子から成
る複数個の内部セルが形成され、チップ１の内部回路領
域２の周囲のバッファ領域３には複数個の周辺セルが形
成され、これらのセルがそれぞれ配線されて所望の構成
の内部回路及び複数のバッファ回路が形成され、各バッ
ファ回路に対応し入出力用の電極４が形成されている。
部回路領域２にトランジスタ，抵抗等の回路素子から成
る複数個の内部セルが形成され、チップ１の内部回路領
域２の周囲のバッファ領域３には複数個の周辺セルが形
成され、これらのセルがそれぞれ配線されて所望の構成
の内部回路及び複数のバッファ回路が形成され、各バッ
ファ回路に対応し入出力用の電極４が形成されている。
【０００４】このとき、内部回路領域２，バッファ領域
３にマスタ工程により内部回路及びバッファ回路それぞ
れを構成する内部回路用，バッファ回路用の回路素子が
配列形成され、スライス工程において、これらの回路素
子が所望の回路構成になるように配線されてマスタスラ
イスＬＳＩが形成される。
３にマスタ工程により内部回路及びバッファ回路それぞ
れを構成する内部回路用，バッファ回路用の回路素子が
配列形成され、スライス工程において、これらの回路素
子が所望の回路構成になるように配線されてマスタスラ
イスＬＳＩが形成される。
【０００５】
【発明が解決しようとする課題】従来のマスタスライス
ＬＳＩは以上のように構成されているので、ＬＳＩの入
出力端子数は内部回路及びバッファ回路をそれぞれ構成
する回路素子が配列された状態のいわゆるマスタチップ
によって制限されるため、入出力端子数が不足する場合
にはチップサイズの大きいマスタチップを用いなければ
ならず、チップの未使用領域が多くなり、しかもバッフ
ァ領域３がチップ１の周辺部に配置さているため、電極
４もチップ１の周辺部にしか形成できず、応用範囲の拡
張が図れないという問題点があった。
ＬＳＩは以上のように構成されているので、ＬＳＩの入
出力端子数は内部回路及びバッファ回路をそれぞれ構成
する回路素子が配列された状態のいわゆるマスタチップ
によって制限されるため、入出力端子数が不足する場合
にはチップサイズの大きいマスタチップを用いなければ
ならず、チップの未使用領域が多くなり、しかもバッフ
ァ領域３がチップ１の周辺部に配置さているため、電極
４もチップ１の周辺部にしか形成できず、応用範囲の拡
張が図れないという問題点があった。
【０００６】この発明は、上記のような問題点を解消す
るためになされたもので、マスタスライスＬＳＩにおい
てチップ上の所望の位置に必要数の電極を形成できるよ
うにすることを目的とする。
るためになされたもので、マスタスライスＬＳＩにおい
てチップ上の所望の位置に必要数の電極を形成できるよ
うにすることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るマスタス
ライスＬＳＩは、チップの表面のほぼ全面にトランジス
タ，抵抗等の回路素子を形成し、電極の位置及び数に応
じてバッファ回路を形成すべく前記回路素子を配線する
と共に、内部回路を形成すべく前記回路素子を配線し、
前記チップに内部回路及び複数のバッファ回路を形成し
、前記各バッファ回路にそれぞれ対応して入出力用の電
極を形成して成ることを特徴としている。
ライスＬＳＩは、チップの表面のほぼ全面にトランジス
タ，抵抗等の回路素子を形成し、電極の位置及び数に応
じてバッファ回路を形成すべく前記回路素子を配線する
と共に、内部回路を形成すべく前記回路素子を配線し、
前記チップに内部回路及び複数のバッファ回路を形成し
、前記各バッファ回路にそれぞれ対応して入出力用の電
極を形成して成ることを特徴としている。
【０００８】
【作用】この発明においては、内部回路用，バッファ回
路用の区別なく回路素子をチップのほぼ全面に形成し、
電極の位置，数に応じてバッファ回路を形成すべく所定
の回路素子を配線してバッファ回路を形成するため、チ
ップ上の所望の位置に必要数の入出力用の電極の形成が
可能になる。
路用の区別なく回路素子をチップのほぼ全面に形成し、
電極の位置，数に応じてバッファ回路を形成すべく所定
の回路素子を配線してバッファ回路を形成するため、チ
ップ上の所望の位置に必要数の入出力用の電極の形成が
可能になる。
【０００９】
【実施例】図１はこの発明のマスタスライスＬＳＩの一
実施例の平面図である。
実施例の平面図である。
【００１０】図１に示すように、チップ１１のほぼ全面
にわたる敷き詰め領域１２にトランジスタ，抵抗等の回
路素子が内部回路用，バッファ回路用の区別なく、形成
され、配線工程においてこれら回路素子のうち、電極の
位置及び数に応じてバッファ回路を形成すべく所定の回
路素子が配線されると共に、内部回路を形成すべく所定
の回路素子が配線され、チップ１１に内部回路及び複数
のバッファ回路が形成され、各バッファ回路にそれぞれ
対応して配線工程或いは電極形成工程において入出力用
の電極１３が形成されている。
にわたる敷き詰め領域１２にトランジスタ，抵抗等の回
路素子が内部回路用，バッファ回路用の区別なく、形成
され、配線工程においてこれら回路素子のうち、電極の
位置及び数に応じてバッファ回路を形成すべく所定の回
路素子が配線されると共に、内部回路を形成すべく所定
の回路素子が配線され、チップ１１に内部回路及び複数
のバッファ回路が形成され、各バッファ回路にそれぞれ
対応して配線工程或いは電極形成工程において入出力用
の電極１３が形成されている。
【００１１】このとき、例えば図２に示すように、チッ
プの周辺に電極を有するＬＳＩ１４を４個四角形状に並
べたときに、これらのＬＳＩ１４の電極１５の一部に重
なるように入出力用の電極１３を十字状に形成する場合
、敷き詰め領域１２に形成された各回路素子のうち、十
字状の領域の回路素子を配線して複数のバッファ回路を
形成し、各バッファ回路に対応して図１に示すように十
字状に入出力用の電極１３を形成する。
プの周辺に電極を有するＬＳＩ１４を４個四角形状に並
べたときに、これらのＬＳＩ１４の電極１５の一部に重
なるように入出力用の電極１３を十字状に形成する場合
、敷き詰め領域１２に形成された各回路素子のうち、十
字状の領域の回路素子を配線して複数のバッファ回路を
形成し、各バッファ回路に対応して図１に示すように十
字状に入出力用の電極１３を形成する。
【００１２】そして、十字状に入出力用の電極１３を形
成したチップ１１を、図２に示すように４個のＬＳＩ１
４の中央部に載置し、各ＬＳＩ１４の電極１５の一部と
載置したチップ１１の電極１３とを接続することにより
、所望の機能を有するマルチチップモジュールを容易に
得ることが可能になる。
成したチップ１１を、図２に示すように４個のＬＳＩ１
４の中央部に載置し、各ＬＳＩ１４の電極１５の一部と
載置したチップ１１の電極１３とを接続することにより
、所望の機能を有するマルチチップモジュールを容易に
得ることが可能になる。
【００１３】従って、内部回路用，バッファ回路用の区
別なく回路素子をチップ１１のほぼ全面に形成し、電極
の位置，数に応じてバッファ回路を形成すべく所定の回
路素子を配線してバッファ回路を形成することにより、
チップ１１上の所望の位置に必要数の電極１３を形成す
ることができ、従来のように入出力端子数が不足してチ
ップサイズの大きなものを用いる必要がなく、チップの
未使用領域が多くなったり、電極位置の制限により応用
範囲の拡張が図れないなどの不都合を解消できる。
別なく回路素子をチップ１１のほぼ全面に形成し、電極
の位置，数に応じてバッファ回路を形成すべく所定の回
路素子を配線してバッファ回路を形成することにより、
チップ１１上の所望の位置に必要数の電極１３を形成す
ることができ、従来のように入出力端子数が不足してチ
ップサイズの大きなものを用いる必要がなく、チップの
未使用領域が多くなったり、電極位置の制限により応用
範囲の拡張が図れないなどの不都合を解消できる。
【００１４】なお、他の実施例として、図３に示すよう
に、チップ１１のほぼ全面の敷き詰め領域１２に形成し
た回路素子のうち、中央部の回路素子を配線して内部回
路を形成し、この内部回路を取り囲むように回路素子を
配線して２重のバッファ回路領域を形成し、両バッファ
回路領域の各バッファ回路に対応して入出力用の電極１
６を形成し、チップ１１に２重に電極１６を配列形成し
てもよい。
に、チップ１１のほぼ全面の敷き詰め領域１２に形成し
た回路素子のうち、中央部の回路素子を配線して内部回
路を形成し、この内部回路を取り囲むように回路素子を
配線して２重のバッファ回路領域を形成し、両バッファ
回路領域の各バッファ回路に対応して入出力用の電極１
６を形成し、チップ１１に２重に電極１６を配列形成し
てもよい。
【００１５】また、電極の形成位置や数は上記実施例に
限定されるものでないのは勿論である。
限定されるものでないのは勿論である。
【００１６】
【発明の効果】以上のように、この発明のマスタスライ
スＬＳＩによれば、内部回路用，バッファ回路用の区別
なく回路素子をチップのほぼ全面に形成し、電極の位置
，数に応じてバッファ回路を形成すべく所定の回路素子
を配線してバッファ回路を形成するため、チップ上の所
望の位置に必要数の入出力用の電極の形成が可能になり
、従来のように入出力端子数が不足してチップサイズの
大きなものを用いる必要がなく、チップの未使用領域が
多くなったり、電極位置の制限により応用範囲の拡張が
図れないなどの不都合を解消することができる。
スＬＳＩによれば、内部回路用，バッファ回路用の区別
なく回路素子をチップのほぼ全面に形成し、電極の位置
，数に応じてバッファ回路を形成すべく所定の回路素子
を配線してバッファ回路を形成するため、チップ上の所
望の位置に必要数の入出力用の電極の形成が可能になり
、従来のように入出力端子数が不足してチップサイズの
大きなものを用いる必要がなく、チップの未使用領域が
多くなったり、電極位置の制限により応用範囲の拡張が
図れないなどの不都合を解消することができる。
【図１】この発明のマスタスライスＬＳＩの一実施例の
平面図である。
平面図である。
【図２】図１の適用例の斜視図である。
【図３】この発明の他の実施例の平面図である。
【図４】従来のマスタスライスＬＳＩの平面図である。
１１ チップ
１３，１６ 電極
Claims (1)
- 【請求項１】 チップの表面のほぼ全面にトランジス
タ，抵抗等の回路素子を形成し、電極の位置及び数に応
じてバッファ回路を形成すべく前記回路素子を配線する
と共に、内部回路を形成すべく前記回路素子を配線し、
前記チップに内部回路及び複数のバッファ回路を形成し
、前記各バッファ回路にそれぞれ対応して入出力用の電
極を形成して成ることを特徴とするマスタスライスＬＳ
Ｉ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3144608A JPH04368175A (ja) | 1991-06-17 | 1991-06-17 | マスタスライスｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3144608A JPH04368175A (ja) | 1991-06-17 | 1991-06-17 | マスタスライスｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04368175A true JPH04368175A (ja) | 1992-12-21 |
Family
ID=15365986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3144608A Pending JPH04368175A (ja) | 1991-06-17 | 1991-06-17 | マスタスライスｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04368175A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834849A (en) * | 1996-02-13 | 1998-11-10 | Altera Corporation | High density integrated circuit pad structures |
| US6222213B1 (en) | 1998-06-29 | 2001-04-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
-
1991
- 1991-06-17 JP JP3144608A patent/JPH04368175A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834849A (en) * | 1996-02-13 | 1998-11-10 | Altera Corporation | High density integrated circuit pad structures |
| US6222213B1 (en) | 1998-06-29 | 2001-04-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
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