JPH04306881A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04306881A JPH04306881A JP9813991A JP9813991A JPH04306881A JP H04306881 A JPH04306881 A JP H04306881A JP 9813991 A JP9813991 A JP 9813991A JP 9813991 A JP9813991 A JP 9813991A JP H04306881 A JPH04306881 A JP H04306881A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は高耐圧を有する半導体装
置およびその製造方法に関する。
置およびその製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳ型高耐圧トランジスタは図
７（ｃ）に示す構造になっている。
７（ｃ）に示す構造になっている。
【０００３】Ｐ型半導体基板２０上にゲート酸化膜２９
，３１を介してゲート電極３２がある。ゲート酸化膜厚
はゲート電極の端部が厚く、内部では薄くなっている。 ソース・ドレインの高濃度Ｎ型拡散層３４がゲート電極
３２の外側の半導体基板２０内に形成されている。高濃
度Ｎ型拡散層３４を覆うようにＮウェル２５がある。Ｎ
ウェル２５はゲート酸化膜の薄い部分に至って形成され
る。
，３１を介してゲート電極３２がある。ゲート酸化膜厚
はゲート電極の端部が厚く、内部では薄くなっている。 ソース・ドレインの高濃度Ｎ型拡散層３４がゲート電極
３２の外側の半導体基板２０内に形成されている。高濃
度Ｎ型拡散層３４を覆うようにＮウェル２５がある。Ｎ
ウェル２５はゲート酸化膜の薄い部分に至って形成され
る。
【０００４】ソース・ドレイン拡散層が濃度の薄いＮウ
ェルで覆われていること、およびＮウェル上部ゲート酸
化膜厚が厚いことにより、ソース・ドレインの耐圧が高
い。
ェルで覆われていること、およびＮウェル上部ゲート酸
化膜厚が厚いことにより、ソース・ドレインの耐圧が高
い。
【０００５】次に従来例の製造方法を図５〜図７を参照
して説明する。
して説明する。
【０００６】図５（ａ）に示すように、Ｐ型半導体基板
２０に酸化膜２１を形成する。レジスト２２をマスクと
して基板にリンを約１×１０１３ｃｍ−２注入する。
２０に酸化膜２１を形成する。レジスト２２をマスクと
して基板にリンを約１×１０１３ｃｍ−２注入する。
【０００７】次に図５（ｂ）に示すように、レジストを
除去し熱処理を施すことにより、リン２４は拡散し、図
５（ｃ）に示すように深さが数ミクロンのＮウェル２５
となる。基板上の酸化膜を除去し、酸化膜２６、窒化膜
２７を形成する。
除去し熱処理を施すことにより、リン２４は拡散し、図
５（ｃ）に示すように深さが数ミクロンのＮウェル２５
となる。基板上の酸化膜を除去し、酸化膜２６、窒化膜
２７を形成する。
【０００８】次に図６（ａ）に示すように、窒化膜２７
を所定の形状にエッチングする。次に熱酸化することに
より、図６（ｂ）に示すように窒化膜のない基板上に素
子分離用の厚いフィールド酸化膜２８を形成する。窒化
膜２７、酸化膜２６を除去した後、第１ゲート酸化膜２
９を約１０００Å形成する。
を所定の形状にエッチングする。次に熱酸化することに
より、図６（ｂ）に示すように窒化膜のない基板上に素
子分離用の厚いフィールド酸化膜２８を形成する。窒化
膜２７、酸化膜２６を除去した後、第１ゲート酸化膜２
９を約１０００Å形成する。
【０００９】次に、図６（ｃ）に示すようにレジスト３
０をマスクとして第１ゲート酸化膜２９の一部を除去す
る。レジスト３０を除去した後、再び基板を酸化し図７
（ａ）に示すように約３００Åの第２ゲート酸化膜３１
を形成する。
０をマスクとして第１ゲート酸化膜２９の一部を除去す
る。レジスト３０を除去した後、再び基板を酸化し図７
（ａ）に示すように約３００Åの第２ゲート酸化膜３１
を形成する。
【００１０】次に、図７（ｂ）に示すようにポリシリを
堆積し、所定の形状にエッチングしゲート電極３２とす
る。ゲート電極をマスクとしてヒ素注入３３を高ドーズ
で行い、熱処理を施すことにより、図７（ｃ）に示すよ
うに高濃度Ｎ型拡散層３４を得る。
堆積し、所定の形状にエッチングしゲート電極３２とす
る。ゲート電極をマスクとしてヒ素注入３３を高ドーズ
で行い、熱処理を施すことにより、図７（ｃ）に示すよ
うに高濃度Ｎ型拡散層３４を得る。
【００１１】
【発明が解決しようとする課題】以上で説明した従来の
高耐圧トランジスタには以下に示す問題点がある。
高耐圧トランジスタには以下に示す問題点がある。
【００１２】まず、トランジスタのＩ−Ｖ特性のオフセ
ット防止のためには、Ｎウェルはゲート酸化膜の膜厚の
薄い領域とオーバーラップしている必要がある。しかし
、このオーバーラップ量が大きいと、耐圧が低下すると
いう問題がある。つまり、Ｎウェル端の位置制御の精度
は良くなければならない。従って、マスクの位置合わせ
のずれ、および拡散によるＮウェルの横方向の広がり量
の不安定のためにトランジスタの耐圧、電流が不安定に
なる。
ット防止のためには、Ｎウェルはゲート酸化膜の膜厚の
薄い領域とオーバーラップしている必要がある。しかし
、このオーバーラップ量が大きいと、耐圧が低下すると
いう問題がある。つまり、Ｎウェル端の位置制御の精度
は良くなければならない。従って、マスクの位置合わせ
のずれ、および拡散によるＮウェルの横方向の広がり量
の不安定のためにトランジスタの耐圧、電流が不安定に
なる。
【００１３】さらに高耐圧を確保するためには、Ｎウェ
ルの幅Ｃを広くする必要がある。Ｋが小さい時には、電
圧印加時にＮウェル側の空乏層が高濃度Ｎ型拡散層に達
し、耐圧が制限されるためである。このため、トランジ
スタのソース・ドレイン間の距離が大きいという問題点
がある。
ルの幅Ｃを広くする必要がある。Ｋが小さい時には、電
圧印加時にＮウェル側の空乏層が高濃度Ｎ型拡散層に達
し、耐圧が制限されるためである。このため、トランジ
スタのソース・ドレイン間の距離が大きいという問題点
がある。
【００１４】ソース・ドレインの高濃度Ｎ型拡散層間の
距離を見積もってみる。図７（ｃ）におけるＮウェル−
Ｎウェル間距離（Ｌ）は、パンチスルー防止のために３
μｍ以上は必要である。Ｎウェル−高濃度Ｎ型拡散層間
の距離は耐圧を考慮すると、２μｍ以上必要である。従
って合計ではＬ＋Ｃ＋Ｃ＝７μｍとなる。
距離を見積もってみる。図７（ｃ）におけるＮウェル−
Ｎウェル間距離（Ｌ）は、パンチスルー防止のために３
μｍ以上は必要である。Ｎウェル−高濃度Ｎ型拡散層間
の距離は耐圧を考慮すると、２μｍ以上必要である。従
って合計ではＬ＋Ｃ＋Ｃ＝７μｍとなる。
【００１５】本発明の目的は、前記課題を解決した半導
体装置及びその製造方法を提供することにある。
体装置及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】前記目的を達成するため
、本発明に係る半導体装置においては、一導電型の半導
体基板と、前記半導体基板に設けられた溝と、前記溝の
底面部での膜厚が前記溝の側面部での膜厚よりも小さい
ゲート絶縁膜と、前記溝内に前記ゲート絶縁膜を介して
設けられたゲート電極と、前記溝に隣接する前記半導体
基板内に前記溝よりも深く設けられた逆導電型の低濃度
拡散層と、前記ゲート電極に隣接する前記低濃度拡散層
内に設けられた、前記溝よりも浅い逆導電型の高濃度拡
散層とを有するものである。
、本発明に係る半導体装置においては、一導電型の半導
体基板と、前記半導体基板に設けられた溝と、前記溝の
底面部での膜厚が前記溝の側面部での膜厚よりも小さい
ゲート絶縁膜と、前記溝内に前記ゲート絶縁膜を介して
設けられたゲート電極と、前記溝に隣接する前記半導体
基板内に前記溝よりも深く設けられた逆導電型の低濃度
拡散層と、前記ゲート電極に隣接する前記低濃度拡散層
内に設けられた、前記溝よりも浅い逆導電型の高濃度拡
散層とを有するものである。
【００１７】また、本発明に係る半導体装置の製造方法
においては、一導電型の半導体基板に逆導電型の不純物
を導入する工程と、前記半導体基板に溝を形成する工程
と、熱処理を施すことで前記逆導電型の不純物を拡散さ
せ前記溝に隣接する前記半導体基板に前記溝よりも深い
逆導電型の低濃度拡散層を形成する工程と、前記溝の内
部を含む前記半導体基板表面に絶縁膜を形成する工程と
、前記絶縁膜に異方性エッチングを施すことにより前記
溝の底面部の絶縁膜は除去し、側面部には絶縁膜を残す
工程と、前記溝の底面部にゲート絶縁膜を形成する工程
と、少くとも前記溝の底面部を覆ってゲート電極を形成
する工程と、前記ゲート電極に隣接する前記半導体基板
表面に前記溝よりも浅い逆導電型の高濃度拡散層を形成
する工程とを有するものである。
においては、一導電型の半導体基板に逆導電型の不純物
を導入する工程と、前記半導体基板に溝を形成する工程
と、熱処理を施すことで前記逆導電型の不純物を拡散さ
せ前記溝に隣接する前記半導体基板に前記溝よりも深い
逆導電型の低濃度拡散層を形成する工程と、前記溝の内
部を含む前記半導体基板表面に絶縁膜を形成する工程と
、前記絶縁膜に異方性エッチングを施すことにより前記
溝の底面部の絶縁膜は除去し、側面部には絶縁膜を残す
工程と、前記溝の底面部にゲート絶縁膜を形成する工程
と、少くとも前記溝の底面部を覆ってゲート電極を形成
する工程と、前記ゲート電極に隣接する前記半導体基板
表面に前記溝よりも浅い逆導電型の高濃度拡散層を形成
する工程とを有するものである。
【００１８】
【作用】ゲート電極の位置とＮウェルの位置とが、基板
に形成した溝に対してそれぞれ自己整合的に形成したも
のである。
に形成した溝に対してそれぞれ自己整合的に形成したも
のである。
【００１９】
【実施例】次に本発明について図面を参照して説明する
。
。
【００２０】（実施例１）図１〜図３は、本発明の実施
例１を工程順に示す断面図である。
例１を工程順に示す断面図である。
【００２１】まず本発明の半導体装置の構造を図３（ｃ
）を用いて説明する。図において、１はＰ型半導体基板
、５はＮウェル、８はフィールド酸化膜、１１はゲート
酸化膜、１３はゲート電極、１５は高濃度Ｎ型拡散層で
ある。ゲート電極１３は、半導体基板に開けられた溝１
４内に形成されている。ゲート酸化膜１１は膜厚が比較
的厚い溝側部と膜厚が薄い底面部からなる。高濃度Ｎ型
拡散層１５は、ゲート電極１３とフィールド酸化膜８で
囲まれた基板領域に形成される。Ｎウェル５は溝よりも
深く、溝底面の薄いゲート酸化膜端とオーバーラップし
ている。
）を用いて説明する。図において、１はＰ型半導体基板
、５はＮウェル、８はフィールド酸化膜、１１はゲート
酸化膜、１３はゲート電極、１５は高濃度Ｎ型拡散層で
ある。ゲート電極１３は、半導体基板に開けられた溝１
４内に形成されている。ゲート酸化膜１１は膜厚が比較
的厚い溝側部と膜厚が薄い底面部からなる。高濃度Ｎ型
拡散層１５は、ゲート電極１３とフィールド酸化膜８で
囲まれた基板領域に形成される。Ｎウェル５は溝よりも
深く、溝底面の薄いゲート酸化膜端とオーバーラップし
ている。
【００２２】次に本発明の半導体装置の製造方法を説明
する。まず図１（ａ）に示すように、Ｐ型半導体基板１
上に熱酸化により厚さ約２０００Åの酸化膜２を形成す
る。
する。まず図１（ａ）に示すように、Ｐ型半導体基板１
上に熱酸化により厚さ約２０００Åの酸化膜２を形成す
る。
【００２３】次に図１（ｂ）に示すようにリン注入３を
エネルギー１５０ｋｅＶ、注入量１×１０１３ｃｍ−２
で行う。次に図面には示していないがレジストをマスク
として酸化膜２を所定形状に除去する。レジストを除去
した後、図１（ｂ）に示すように酸化膜２をマスクとし
てＰ型半導体基板１に異方性エッチングで深さ２μｍ、
幅約３μｍの溝４を形成する。
エネルギー１５０ｋｅＶ、注入量１×１０１３ｃｍ−２
で行う。次に図面には示していないがレジストをマスク
として酸化膜２を所定形状に除去する。レジストを除去
した後、図１（ｂ）に示すように酸化膜２をマスクとし
てＰ型半導体基板１に異方性エッチングで深さ２μｍ、
幅約３μｍの溝４を形成する。
【００２４】次に１０００℃で数時間の熱処理を施し、
基板中のリン３を拡散させ、図１（ｃ）に示すＮウェル
５を形成する。熱処理の際に溝内に約５００Åの酸化膜
６が形成される。次に窒化膜７を所定の形状で形成する
。
基板中のリン３を拡散させ、図１（ｃ）に示すＮウェル
５を形成する。熱処理の際に溝内に約５００Åの酸化膜
６が形成される。次に窒化膜７を所定の形状で形成する
。
【００２５】次に９８０℃スチーム雰囲気中で数時間の
熱処理をし、図２（ａ）に示す約６０００Åのフィール
ド酸化膜８を形成する。窒化膜７を除去し、酸化膜６を
等方性エッチングすることにより、溝部以外の基板上に
厚さ約１０００Åの酸化膜９を残す。
熱処理をし、図２（ａ）に示す約６０００Åのフィール
ド酸化膜８を形成する。窒化膜７を除去し、酸化膜６を
等方性エッチングすることにより、溝部以外の基板上に
厚さ約１０００Åの酸化膜９を残す。
【００２６】次に図２（ｂ）に示すように厚さ約１００
０Åの酸化膜１０を減圧の化学的気相成長法により形成
する。溝部以外の基板上の酸化膜厚は、すでに下地にあ
った約１０００Åの熱酸化膜との合計の２０００Åとな
る。
０Åの酸化膜１０を減圧の化学的気相成長法により形成
する。溝部以外の基板上の酸化膜厚は、すでに下地にあ
った約１０００Åの熱酸化膜との合計の２０００Åとな
る。
【００２７】次に図２（ｃ）に示すように溝底面上の酸
化膜がなくなる程度に、異方性エッチングで酸化膜１０
を除去する。溝側面部と、溝部以外の基板表面には約１
０００Åの酸化膜が残っている。
化膜がなくなる程度に、異方性エッチングで酸化膜１０
を除去する。溝側面部と、溝部以外の基板表面には約１
０００Åの酸化膜が残っている。
【００２８】次に図３（ａ）に示すように９００℃の酸
素雰囲気中で熱処理を行い３００Åのゲート酸化膜１１
を形成する。次にポリシリ１２を約１μｍ成長する。
素雰囲気中で熱処理を行い３００Åのゲート酸化膜１１
を形成する。次にポリシリ１２を約１μｍ成長する。
【００２９】次に図３（ｂ）に示すように、ポリシリ１
２をレジスト等をマスクとして所定の形状にエッチング
しゲート電極１３を得る。次にゲート電極１３、フィー
ルド酸化膜８をマスクとしてヒ素注入１４を７０ｋｅＶ
、５×１０１５ｃｍ−２で行う。熱処理を行うと、図３
（ｃ）に示すように、高濃度Ｎ型拡散層１５が得られる
。
２をレジスト等をマスクとして所定の形状にエッチング
しゲート電極１３を得る。次にゲート電極１３、フィー
ルド酸化膜８をマスクとしてヒ素注入１４を７０ｋｅＶ
、５×１０１５ｃｍ−２で行う。熱処理を行うと、図３
（ｃ）に示すように、高濃度Ｎ型拡散層１５が得られる
。
【００３０】上記実施例１でソース・ドレインの高濃度
Ｎ型拡散層間の距離を見積もってみる。Ｎウェル−Ｎウ
ェル間距離（図３（ｃ）のＬ）は、およそ３μｍ以上で
ある必要がある。Ｎウェル端と高濃度Ｎ型拡散層との距
離はゲート電極１３の溝に対する位置合わせの余裕分（
図３（ｃ）のＡ）を見込めばよいので約０．５μｍあれ
ばよい。従って、合計ではＬ＋Ａ＋Ａ＝４μｍとなる。
Ｎ型拡散層間の距離を見積もってみる。Ｎウェル−Ｎウ
ェル間距離（図３（ｃ）のＬ）は、およそ３μｍ以上で
ある必要がある。Ｎウェル端と高濃度Ｎ型拡散層との距
離はゲート電極１３の溝に対する位置合わせの余裕分（
図３（ｃ）のＡ）を見込めばよいので約０．５μｍあれ
ばよい。従って、合計ではＬ＋Ａ＋Ａ＝４μｍとなる。
【００３１】一方、従来例では、先に述べたように７μ
ｍ必要であった。本実施例により寸法は約６０％に減る
ことになる。またＮウェルの位置、およびゲート電極の
位置は溝に対し、自己整合的に決まるので、マスク工程
の位置合わせの精度に依存せず、耐圧値，電流−電圧特
性が安定しているという利点も有する。さらに、Ｎウェ
ル形成のための熱処理時のリンの拡散は、溝の側壁にそ
って進行するため、熱処理条件のばらつきがあったとし
ても、Ｎウェルのゲート酸化膜に対する位置はほとんど
変動しない。いわば、Ｎウェル端の位置も溝に自己整合
的と云える。この点もトランジスタ特性の安定化に寄与
する。
ｍ必要であった。本実施例により寸法は約６０％に減る
ことになる。またＮウェルの位置、およびゲート電極の
位置は溝に対し、自己整合的に決まるので、マスク工程
の位置合わせの精度に依存せず、耐圧値，電流−電圧特
性が安定しているという利点も有する。さらに、Ｎウェ
ル形成のための熱処理時のリンの拡散は、溝の側壁にそ
って進行するため、熱処理条件のばらつきがあったとし
ても、Ｎウェルのゲート酸化膜に対する位置はほとんど
変動しない。いわば、Ｎウェル端の位置も溝に自己整合
的と云える。この点もトランジスタ特性の安定化に寄与
する。
【００３２】（実施例２）図４は、本発明の第２の実施
例を説明するための工程順の断面図である。本実施例で
は、実施例１と同様に図１〜図２までを実施する。
例を説明するための工程順の断面図である。本実施例で
は、実施例１と同様に図１〜図２までを実施する。
【００３３】次に、図４（ａ）に示すように溝底面部に
ゲート酸化膜１１を形成し、ポリシリ１６を厚さ約２μ
ｍで形成する。
ゲート酸化膜１１を形成し、ポリシリ１６を厚さ約２μ
ｍで形成する。
【００３４】次に図面には示していないがレジストを塗
布し表面を平坦にしてからレジストとポリシリのエッチ
ング速度がほぼ等しい条件でエッチバックすることによ
り、ポリシリ表面を平坦にする。さらにエッチングを進
めて、図４（ｂ）に示すように溝内部にのみポリシリが
残るようにする。溝内部のポリシリがゲート電極１７と
なる。次にゲート電極およびフィールド酸化膜をマスク
としてヒ素注入１８を７０ｋｅＶ、５×１０１５ｃｍ−
２で行う。熱処理を施して、ヒ素を拡散することにより
、図４（ｃ）に示すように高濃度Ｎ型拡散層１９が形成
される。
布し表面を平坦にしてからレジストとポリシリのエッチ
ング速度がほぼ等しい条件でエッチバックすることによ
り、ポリシリ表面を平坦にする。さらにエッチングを進
めて、図４（ｂ）に示すように溝内部にのみポリシリが
残るようにする。溝内部のポリシリがゲート電極１７と
なる。次にゲート電極およびフィールド酸化膜をマスク
としてヒ素注入１８を７０ｋｅＶ、５×１０１５ｃｍ−
２で行う。熱処理を施して、ヒ素を拡散することにより
、図４（ｃ）に示すように高濃度Ｎ型拡散層１９が形成
される。
【００３５】本実施例では、ゲート電極１７が溝内部に
のみ存在するためゲート電極と溝との位置合わせの余裕
は考慮しないですむ。従って、Ｎウェルと高濃度Ｎ型拡
散層との距離（図４（ｃ）のＢ）は約０．２μｍでよい
。ソース・ドレインの高濃度Ｎ型拡散層の間隔はＬ＋Ｂ
＋Ｂ＝３．４μｍとなり、従来例の７μｍに比べ４８％
に減少できる。
のみ存在するためゲート電極と溝との位置合わせの余裕
は考慮しないですむ。従って、Ｎウェルと高濃度Ｎ型拡
散層との距離（図４（ｃ）のＢ）は約０．２μｍでよい
。ソース・ドレインの高濃度Ｎ型拡散層の間隔はＬ＋Ｂ
＋Ｂ＝３．４μｍとなり、従来例の７μｍに比べ４８％
に減少できる。
【００３６】上述の実施例１，２において、面積を小さ
くできる理由は、Ｎウェル−高濃度Ｎ型拡散層の横方向
の間隔が小さいからである。高耐圧トランジスタにおい
ては、耐圧を上げるために、この間隔を横方向に確保し
ているため、これが面積増大につながっている。
くできる理由は、Ｎウェル−高濃度Ｎ型拡散層の横方向
の間隔が小さいからである。高耐圧トランジスタにおい
ては、耐圧を上げるために、この間隔を横方向に確保し
ているため、これが面積増大につながっている。
【００３７】一方、本発明では、Ｎウェル−高濃度Ｎ型
拡散層間隔を縦方向にとっている。つまり、ドレインに
電圧を追加した時にゲート酸化膜端部のＮウェル端から
伸びる空乏層は、溝の側壁に沿って高濃度Ｎ型拡散層に
至ることになる。
拡散層間隔を縦方向にとっている。つまり、ドレインに
電圧を追加した時にゲート酸化膜端部のＮウェル端から
伸びる空乏層は、溝の側壁に沿って高濃度Ｎ型拡散層に
至ることになる。
【００３８】このため、従来例では必要であった横方向
の間隔が、本発明では不要になっている。この点が面積
の大幅な低減に寄与しているのである。
の間隔が、本発明では不要になっている。この点が面積
の大幅な低減に寄与しているのである。
【００３９】また溝の深さをさらに深くし、Ｎウェルも
さらに深く形成すれば、Ｎウェル端と高濃度Ｎ型拡散層
との距離を大きくすることができる。従って、面積を増
大させることなく、耐圧のさらなる向上も実現できると
いう利点も有する。
さらに深く形成すれば、Ｎウェル端と高濃度Ｎ型拡散層
との距離を大きくすることができる。従って、面積を増
大させることなく、耐圧のさらなる向上も実現できると
いう利点も有する。
【００４０】
【発明の効果】以上説明したように本発明は、面積が従
来例の４０〜６０％に低減できる。また、ゲート電極の
位置とＮウェルの位置が、基板に形成した溝に対してそ
れぞれ自己整合的に形成されるので、耐圧、および電流
−電圧特性が安定しているという効果を有する。
来例の４０〜６０％に低減できる。また、ゲート電極の
位置とＮウェルの位置が、基板に形成した溝に対してそ
れぞれ自己整合的に形成されるので、耐圧、および電流
−電圧特性が安定しているという効果を有する。
【図１】本発明の実施例１を工程順に示す断面図である
。
。
【図２】本発明の実施例１を工程順に示す断面図である
。
。
【図３】本発明の実施例１を工程順に示す断面図である
。
。
【図４】本発明の実施例２を工程順に示す断面図である
。
。
【図５】従来例を工程順に示す断面図である。
【図６】従来例を工程順に示す断面図である。
【図７】従来例を工程順に示す断面図である。
１ Ｐ型半導体基板
２ 酸化膜
３ リン注入
４ 溝
５ Ｎウェル
６ 酸化膜
７ 窒化膜
８ フィールド酸化膜
９ 酸化膜
１０ 酸化膜
１１ ゲート酸化膜
１２ ポリシリ
１３ ゲート電極
１４ ヒ素注入
１５ 高濃度Ｎ型拡散層
１６ ポリシリ
１７ ゲート電極
１８ ヒ素注入
１９ 高濃度Ｎ型拡散層
２０ Ｐ型半導体基板
２１ 酸化膜
２２ レジスト
２３ リン注入
２４ リン
２５ Ｎウェル
２６ 酸化膜
２７ 窒化膜
２８ フィールド酸化膜
２９ 第１ゲート酸化膜
３０ レジスト
３１ 第２ゲート酸化膜
３２ ゲート電極
３３ ヒ素注入
３４ 高濃度Ｎ型拡散層
Claims (2)
- 【請求項１】 一導電型の半導体基板と、前記半導体
基板に設けられた溝と、前記溝の底面部での膜厚が前記
溝の側面部での膜厚よりも小さいゲート絶縁膜と、前記
溝内に前記ゲート絶縁膜を介して設けられたゲート電極
と、前記溝に隣接する前記半導体基板内に前記溝よりも
深く設けられた逆導電型の低濃度拡散層と、前記ゲート
電極に隣接する前記低濃度拡散層内に設けられた、前記
溝よりも浅い逆導電型の高濃度拡散層とを有することを
特徴とする絶縁ゲート型半導体装置。 - 【請求項２】 一導電型の半導体基板に逆導電型の不
純物を導入する工程と、前記半導体基板に溝を形成する
工程と、熱処理を施すことで前記逆導電型の不純物を拡
散させ前記溝に隣接する前記半導体基板に前記溝よりも
深い逆導電型の低濃度拡散層を形成する工程と、前記溝
の内部を含む前記半導体基板表面に絶縁膜を形成する工
程と、前記絶縁膜に異方性エッチングを施すことにより
前記溝の底面部の絶縁膜は除去し、側面部には絶縁膜を
残す工程と、前記溝の底面部にゲート絶縁膜を形成する
工程と、少くとも前記溝の底面部を覆ってゲート電極を
形成する工程と、前記ゲート電極に隣接する前記半導体
基板表面に前記溝よりも浅い逆導電型の高濃度拡散層を
形成する工程とを有することを特徴とする絶縁ゲート型
半導体装置の製造方法。
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|---|---|---|---|
| JP3098139A JP3044814B2 (ja) | 1991-04-03 | 1991-04-03 | 半導体装置およびその製造方法 |
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| JPH04306881A true JPH04306881A (ja) | 1992-10-29 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1991
- 1991-04-03 JP JP3098139A patent/JP3044814B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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