JPH04142109A

JPH04142109A - 遅延回路

Info

Publication number: JPH04142109A
Application number: JP2264086A
Authority: JP
Inventors: Koji Takeda; 幸二竹田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-10-02
Filing date: 1990-10-02
Publication date: 1992-05-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は情報処理装置のタイミング回路などで用いられ
る遅延回路に関するものであり、さらに詳しく言うなら
ばゲートアレイやスタンダードセル等のディジタルＩＣ
（集積回路）の中で実現可能なディジタル回路で構成さ
れた遅延精度が高くかつ消費電力の少ない遅延回路に関
するものである。

〔従来の技術〕

情報処理装置においてはＤＲＡＭ　（ダイナミックラン
ダムアクセスメモリ）のタイミング回路をはじめ、多く
のタイミング回路において遅延回路が使われている。遅
延回路としてはコイルとコンデンサの受動素子により構
成されたもの（デイレイラインと一般に呼ばれている）
が最も古くから広く使われてきた。しかし、これは製造
コストが高く、又、集積回路の中に入れることかできな
いためにシステムの集積化、小型化にも適していない。

これにかわって最近は遅延回路をディジタル回路で構成
する方法が広まっている。これを第２図に示す。第２図
（ａ）が従来の遅延回路の実施例であり、第２図（ｂ）
はそのタイミング回路ドである。第２図（ａ）において
１０がシフトレジスタであり、フリックフロップ（以下
ＦＦと記す）１１〜１５で構成されている。シフトレジ
スタの入力１０１が遅延回路の入力でもあり、又シフト
レジスタを構成するＦＦＩＩ〜１５の出力１０２〜１０
６が遅延回路の出力ともなっている。

なお出力１０２〜１０６はすべてが必ずしも使われると
は限らない。１２０は発振回路であり、その出力の周波
数は本例では５０ＭＨｚとする。発振回路１２０の出力
１０７かシフトレジスタ１０のシフトクロックとなって
いる。次に第２図（ａ）の遅延回路の各部のタイミング
を第２図（ｂ）で説明する。発振回路１２０の出力１０
７（シフトクロック）は５０ＭＨｚ　（周期２０ｎ　ｓ
）で常時発振している。遅延回路の入力１０１がＴ、の
点でローレベルからハイレベルへ変化し、Ｔ７の点でハ
イレベルからローレベルへ変化している。このとき、出
力１０２はＴ、後の最初のシフトクロック１０７の立上
り（Ｔ２）でローレベルからハイレベルへ変化し、又Ｔ
７後の最初のシフトクロック１０７の立上り（Ｔｓ　）
でハイレベルからローレベルへ変化している。出力１０
３は出力１０２に対して１シフトクロツク遅れて変化し
ている。

同様に１０４，１０５，１０６はさらにそれぞれ１シフ
トクロツクずつ遅れて変化している。

〔発明が解決しようとする課題〕

第２図の従来技術には以下に示すような欠点がある。

■遅延精度か悪い。（バラツキがある。）第２図（ａ）
のシフトレジスタ１０のシフトクロック１０７と入力１
０１との間には何ら同期関係はないので遅延時間か最大
で１クロック分ばらつく。すなわち第２図（ｂ）のＴ、
とＴ２の間隔（出力１０２の入力１０１に対する遅延時
間）は入力１０１のタイミングによってＯｎｓ〜２０ｎ
Ｓの間でばらついてしまう。同様にＴ、とＴｓの間隔は
２０ｎｓ〜４０ｎｓの間で、又Ｔ、とＴ４の間隔は４０
ｎｓ〜６０ｎ　ｓの間でばらつく。Ｔｓ、Ｔ６について
も同様である。（ただしＴ２とＴｓ、ＴｓとＴ、７’Ｔ
、とＴｓ、ＴｓとＴもの間隔はちょうど２０ｎＳである
）Ｔ７と”ｒｓ　−Ｔ、２の関係についても同様のこと
がいえる。

■消費電力が大きい。発振回路１２０は常時発振してお
り、むだな電力を消費している。遅延回路の入力１０１
が変化していない間はシフトクロック１０７は不要であ
り、この間の電力かむたである。

本発明の目的は以上のような従来技術の欠点を解決する
ことである。

〔課題を解決するための手段〕

そのための手段は、シフトクロックを供給する回路を発
振のスタートストップ制御が可能な発振回路で構成し、
遅延回路の入力変化に同期して発振をスタートさせ、又
遅延回路の入力変化がない間は発振をストップしておく
ようにすることである。

〔実　施　例〕

以下、実施例にもとづいて本発明の詳細な説明する。第
１図（ａ）が本発明による遅延回路の実施例である。シ
フトレジスタ１０は第２図（ａ）と全く同じものであり
、１が遅延回路の入力（シフトレジスタの入力でもある
）であり、２〜６が遅延回路の出力（シフトレジスタの
出力でもある）である。シフトレジスタ１０のシフトク
ロック７はシフトクロック発生回路２０によって供給さ
れる。シフトクロック発生回路２０の構造が本発明のポ
イントであり、これはループ発振回路４０とループ発振
回路４０の発振の０Ｎ１０ＦＦを制御するためのＥＸ−
ＯＲゲート（ｅｘｃｌｕｓｉｖｅ　　ＯＲゲート）２４
とから構成されている。２１はＮＡＮＤゲートであり、
２２．２３は非反転バッファであり、２３の出力が２１
の入力に接続されることによって２１と２２と２３はル
ープを構成し、発振０Ｎ１０ＦＦ制御信号８かハイレベ
ルのとき、２１と２２と２３は発振回路を形成する。こ
のように奇数個の反転ゲート（本例ではＮＡＮＤゲート
２１が反転ゲートである）を含む論理ゲートのループで
構成される発振回路を本明細書ではループ発振回路と呼
ぶことにする。ループ発振回路４０の発振の周期は２１
，２２．２３の各ゲートの遅延時間の和の２倍（詳しく
は２１゜２２．２３の各ゲートの立上り時の遅延時間と
立下り時の遅延時間の総和）であり、ループを構成する
各ゲートの遅延時間を調整することによって、適当な発
振周波数のループ発振回路を作ることができる。第１図
（ａ）のループ発振回路４０においては各ゲートの遅延
時間の総和を１０ｎｓとする。すなわち周期は２０ｎ　
ｓであり発振周波数は５０ＭＨｚである。

３０はクロック入力立下リエッヂによってトリガされる
ＦＦてあり、これは遅延回路の入力の変化かシフトレジ
スタ１０の中をシフトして最終段のＦＦ１５まて到着し
たことを検出するためのものである。（実際にはシフト
エンド検出信号９は遅延回路の入力の変化が最終段のＦ
Ｆ１５に到着する環クロック前に変化する。）遅延回路の構成の説明は以上にして、次に遅延回路の動
作の説明を第１図（ｂ）のタイミングチャートに従って
行なう。時間を追って説明していく。

まず第１図（ｂ）のＴ１以前について見ると、遅延回路
の入力１はローレベルのままで変化がない。ＦＦＩＩ〜
１５の出力もローレベルであり、ＦＦ３０の出力９もロ
ーレベルのままである。このときＥＸ−ＯＲゲート２４
の出力８はローレベルであり、したかってループ発振回
路４０は発振をストツプしており、シフトクロック７は
ハイレベルのままである。

Ｔ１において入力１　（ＩＮＰＵＴ）がローレベルから
ハイレベルへ変化すると発振０Ｎ１０ＦＦ制御信号８も
ハイレベルとなり、ループ発振回路４０は発振を開始す
る。すなわち入力変化と同時に発振を開始する。Ｔ１か
ら１０ｎｓ後（２１２２，２３の遅延時間の和が１０ｎ
ｓ）にシフトクロック７はハイレベルからローレベルへ
変化し、さらに１０ｎｓ後のＴ、（Ｔ、からは２Ｏｎ　
ｓ後で、ちょうどループ発振回路４０の１周期後である
）においてシフトクロック７はローレベルからハイレベ
ルへ変化し、この立上りエツジによって出力２　（ＯＵ
ＴＩ）がローレベルからハイ゛レベルへ変化する。同様
にＴ、からちょうど２周期後のＴ３において出力３　（
ＯＵＴ２）もローレベルからハイレベルへ変化する。以
下同様にしてＴ４において出力４　（Ｏ１ＪＴ３）か、
Ｔ５において出力５　（ＯＵＴ４）が、Ｔ６において出
力６　（ＯＵＴ５）がそれぞれローレベルからハイレベ
ルへ変化する。ＦＦ３０の出力９はＴ５とＴ６の中間の
Ｔ５′においてローレベルからハイレベルへ変化し、こ
れによって発振０Ｎ１０ＦＦ制御信号８がローレベルと
なるため、Ｔ６においてシフトクロックがローレベルか
らハイレベルへ変化した後は次に入力１が変化するまで
の間、８はローレベルのままであり、この間シフトクロ
ック７はハイレベルのままである。いいえるとＴ１　（
入力１がローレベルからハイレベルへ変化した時点）か
ら、Ｔ６（入力の変化がシフトレジスタの最終段のＦＦ
ｌ５にまで到着した時点）までの間はループ発振回路４
０は発振しているが、Ｔ６からＴ７までの間（入力１が
変化しない間）はループ発振回路４０は発振を停止して
いるということになる。Ｔ７において入力１がハイレベ
ルからローレベルへと変化すると、又ループ発振回路４
０は発振をスタートし、Ｔ、２において発振をストップ
する。Ｔ７からＴ１２までの動作はＴ１からＴ６までの
動作と、入力１の極性が逆である点以外同じである。

以上説明してきたように本発明の遅延回路（第１図（ａ
））の特徴はシフトレジスタのシフトクロックを生成す
る発振回路が、入力の変化と同時に発振をスタートする
という点と、入力の変化がない間は発振をストップして
いるという点である。

入力の変化と同時に発振回路が発振をスタートすること
によって第２図（ａ）の従来の遅延回路の遅延時間がば
らつくという欠点が解決された。すなわち第２図（ｂ）
においてはＴ、とＴ２の間隔がＯｎｓ〜２０ｎｓの間で
ばらついていたのに対して第１図（ｂ）においてはＴ、
とＴ２の間隔はちょうど２０ｎ　ｓとなっている。又入
力変化がない間は発振回路の発振を停止することによっ
て、第２図（ａ）の従来の遅延回路の消費電力のむた（
入力変化がない間もシフトクロックが供給されていたた
めのもの）も解消された。

次に本発明の別の実施例について説明する。第３図（ａ
）、（ｂ）、（ｃ）がそれぞれ本発明による遅延回路の
実施例である。第３図（ａ）は第１図（ａ）とともに請
求項２に対応する実施例であり、第３図（ｂ）は請求項
３に対応する実施例であり、第３図（Ｃ）は請求項４に
対応する実施例である。

第３図（ａ）の実施例は第１図（ａ）とほとんど同じで
あり、ちがいはシフトレジスタ２１０の内部構造のみで
ある。ＦＦ２１２，２１−４は立上りエッヂトリガのＦ
Ｆであるのに対して、ＦＦ２１１．２１３，２１５は立
下りエッヂトリガのＦＦであり、シフトレジスタ２１０
はシフトクロック２０７の立上りエッヂと立下りエッヂ
のいずれのエッヂにおいてもシフト動作をするという点
のみが第１図（ａ）のシフトレジスタ１０と異なってい
る。シフトレジスタ１０はシフトクロック７の立上りエ
ッヂのみでシフトする。これ以外については第１図（ａ
）とほとんど同じてあり、特に説明しないが容易に理解
できると思う。第３図（ａ）の遅延回路のタイミングチ
ャートは第３図（ｄ）に示した。

第３図（ｂ）の遅延回路は第３図（ａ）の遅延回路とＯ
Ｒゲート３２４の部分が異なるのみてあり、他は全く同
し回路である。第３図（ａ）のＥＸ−ＯＲゲート２２４
をＯＲゲート３２４で置きかえたものと考えればよい。

第３図（ａ）のＥＸ−ＯＲゲート２２４の働きは、入力
２０１が変化しない間は（入力かへイレベルでもローレ
ベルでも）ループ発振回路２４０の発振をストップして
おくというものであった。タイミングチャート（第３図
（ｄ））で見ると、Ｔ１から１７の間とＴ８からＴＩ４
の間はループ発振回路は発振し、それ以外は発振を停止
している。これに対して第３図（ｂ）のＯＲゲート３２
４は、入力が３０１がローレベルにあって変化しない間
のみループ発振回路２４０の発振を停止するという働き
がある。

入力３０１がハイレベルにあって変化しない間はループ
発振回路２４０は発振を続ける。タイミングチャート（
第３図（ｅ）が第３図（ｂ）の遅延回路のタイミングチ
ャートである）で見ると、Ｔ１からＴＩ３の間発振し、
それ以外は発振を停止している。動作の詳細は説明しな
いが第３図（ｂ）と（ｅ）とから容易に理解できるもの
と思う。

第３図（Ｃ）の遅延回路は第３図（ｂ）の遅延回路のＯ
Ｒゲート３２４をＮＡＮＤゲート４２４でおきかえただ
けのものである。したがって第３図（ｂ）と比較したと
き、入力４０１の極性が入力３０１と比べて逆になるだ
けである。すなわち、第３図（ｃ）のＮＡＮＤゲート４
２４の働きは入力４０１がハイレベルで変化しない間の
みループ発振回路２４０の発振を停止するというもので
ある。第３図（Ｃ）のタイミングチャートを第３図（ｆ
）に示す。第３図（ｆ）と第３図（ｅ）を比べると、入
力の極性が逆なだけで動作は同じである。これについて
も詳細な説明は省略するが、第３図（ｃ）と（ｆ）を見
れば容易に理解できるものと思う。

最後に第１図（ａ）の本発明による遅延回路の中のシフ
トクロック発生回路２０の等価回路を第４図（ａ）と（
ｂ）に示す。

〔発明の効果〕

以上説明してきたように、本発明によれば、「発明が解
決しようとする課題」の項で述べた従来の遅延回路の２
つの欠点をもとに解決することができる。すなわち、遅
延精度が高く（遅延時間のばらつきのない）かつ消費電
力の少ない遅延回路が実現できる。特に低消費電力化は
ラップトツブコンピュータ等の携帯機器にとっては重要
なテーマであり、本発明の意義は非常に大きいと思われ
る。

【図面の簡単な説明】

第１図（ａ）は本発明による遅延回路の実施例を示す図
であり、第１図（ｂ）はそのタイミングチャートである
。第２図（ａ）は従来の遅延回路の実施例を示す図であり
、第２図（ｂ）はそのタイミングチャートである。第３図（ａ）、（ｂ）、（Ｃ）はそれぞれ本発明による
遅延回路の別の実施例を示す図であり、第３図（ｄ）、
（ｅ）、（ｆ）はそれぞれ第３図（ａ）、（ｂ）、（ｃ
）の実施例のタイミングチャートである。第４図（ａ）
および（ｂ）は第１図（ａ）シフトクロック発生回路２
０の等価回路図である。１１０１・・・・・・・・遅延回路の入力２〜６１０２
〜１０６・・遅延回路の出カフ、１０７・・・・・・・
・シフトクロック８・拳・・Φ・・・・・・・発振０Ｎ
１０ＦＦ制御信号９・・・・・・・・・・・・シフトエンド検出信号１０・・・・・・・・・・・シフトレジスタ１１〜１５
・拳・・・・・・フリ・ンプフロ・ツブ（立上りエッヂ
トリガ）２０・嗜・・φゆ・・・Φ番シフトクロ・ツク発生回路２１φ・・嘩・・・・・命−ＮＡＮＤゲート２２．２３
・・・・・・・・遅延素子（非反転バッファ）２４・・・・・・・・・・・発振０Ｎ１０ＦＦ制御回路
（ＥＸ− ＯＲゲート）３０・・中・・・−骨壷φ・シフトエンド検出用フリッ
プフロラプ（立下りエツジトリガ）４０・・・・・・・・・・・ループ発振回路１２０・・
・・・・・・・発振回路２０１．３０１，４０１・遅延回路の入力２０２〜２０
６．３０２〜３０６．４０２〜４０６・・・・・・・・
・・遅延回路の出力２０７．３０７．４０７・シフトク
ロック２０８．３０８．４０８・発振０Ｎ１０ＦＦ制御
信号２１０・・・・・・・・・シフトレジスタ２１１．２１
３，２１５・フリップフロップ（立下りエッヂトリガ）２１２．２１４・・・・・フリップフロップ（立上りエ
ッヂトリガ）２２０．３２０．４２０・シフトクロック発生回路２４０・・・・・・・・・ループ発振回路２２４φ・・
争・・φ・−ＥＸ−ＯＲ’ｙ’−）３２４・・・φ・・
φ−φＯＲゲート４２４　φ ・ＮＡＮＤゲート以上

Claims

【特許請求の範囲】

（１）フリップフロップの直列接続により構成されるシ
フトレジスタと前記シフトレジスタのシフトクロックを
供給するためのシフトクロック発生回路とから構成され
、前記シフトレジスタの入力を遅延回路の入力とし、又、前記シフトレジスタの各段のフリップフロップの出力を
遅延回路の出力とする遅延回路において、前記シフトク
ロック発生回路は発振のスタートストップ制御が可能な
発振回路からなることを特徴とする遅延回路。
（２）前記発振回路は遅延回路の入力が変化すると同時
に発振をスタートし、遅延回路の入力変化が前記シフト
レジスタの中をシフトし、シフトレジスタの最終段のフ
リップフロップまで到着すると発振をストップすること
を特徴とする請求項１記載の遅延回路。
（３）前記発振回路は遅延回路の入力がローレベルから
ハイレベルへ変化すると同時に発振をスタートし、入力
のローレベルからハイレベルへの変化が前記シフトレジ
スタの中をシフトし、シフトレジスタの最終段のフリッ
プフロップまで到着し、さらにその後遅延回路の入力が
ハイレベルからローレベルへ変化し、入力のハイレベル
からローレベルへの変化が前記シフトレジスタの中をシ
フトし、シフトレジスタの最終段のフリップフロップに
到着したとき発振をストップすることを特徴とする請求
項１記載の遅延回路。
（４）前記発振回路は遅延回路の入力がハイレベルから
ローレベルへ変化すると同時に発振をスタートし、入力
のハイレベルからローレベルへの変化が前記シフトレジ
スタの中をシフトし、シフトレジスタの最終段のフリッ
プフロップまで到着し、さらにその後遅延回路の入力が
ローレベルからハイレベルへ変化し、入力のローレベル
からハイレベルへの変化が前記シフトレジスタの中をシ
フトし、シフトレジスタの最終段のフリップフロップに
到着したとき発振をストップすることを特徴とする請求
項１記載の遅延回路。
（５）前記発振回路は奇数個の反転ゲートを含む論理ゲ
ートのループで構成されていることを特徴とする請求項
１、２、３または４記載の遅延回路。