JPH0414228A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0414228A JPH0414228A JP2117098A JP11709890A JPH0414228A JP H0414228 A JPH0414228 A JP H0414228A JP 2117098 A JP2117098 A JP 2117098A JP 11709890 A JP11709890 A JP 11709890A JP H0414228 A JPH0414228 A JP H0414228A
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- Japan
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- electrode
- direct connection
- source
- directly connected
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ｉ 要〕
半導体基板上に形成された一の電極と他の電極とが部分
的にオーバーラツプする形状で直接接続する２電極の直
接接続構造に関し 段差被覆性および平坦性を良好にして断線や通電劣化を
防止することを目的とし 半導体基板上に形成された一の電極と他の電極とが部分
的にオーバーラツプする形状で直接接続する２電極の直
接接続構造において、、一の電極のうち、他の電極と直
接接続する部分に他の部分よりも厚さが薄いリセス部を
形成し、該リセス部で、一の電極と他の電極との直接接
続を行うように構成する。
的にオーバーラツプする形状で直接接続する２電極の直
接接続構造に関し 段差被覆性および平坦性を良好にして断線や通電劣化を
防止することを目的とし 半導体基板上に形成された一の電極と他の電極とが部分
的にオーバーラツプする形状で直接接続する２電極の直
接接続構造において、、一の電極のうち、他の電極と直
接接続する部分に他の部分よりも厚さが薄いリセス部を
形成し、該リセス部で、一の電極と他の電極との直接接
続を行うように構成する。
（産業上の利用分野〕
本発明は、半導体装置、特に半導体基板上に形成された
一の電極と他の電極とが部分的にオーバラップする形状
で直接接続する２電極の直接接続構造に関する。
一の電極と他の電極とが部分的にオーバラップする形状
で直接接続する２電極の直接接続構造に関する。
半導体装置の微細化５高集積化に伴い、半導体基板上に
微細な配線を形成し２配線間士を直接接続する技術が重
要となっている。
微細な配線を形成し２配線間士を直接接続する技術が重
要となっている。
〔従来の技術］
（従来例１）
第７図は、従来例１を示す図である。
同図（ａ）は回路要素、同図（ｂ）はパターンレイアウ
ト、同図（Ｃ）はＸ−Ｙ断面図である。
ト、同図（Ｃ）はＸ−Ｙ断面図である。
第７図において、２０１はＧａＡｓ基板、２０２は不純
物がドープされ、ソース領域、チャネル、ドレイン領域
を形成する活性層領域、２０３はゲート電極、２０４は
ソース電極、２０５はドレイン電極、２０６はソース・
ゲート直接接続部である。
物がドープされ、ソース領域、チャネル、ドレイン領域
を形成する活性層領域、２０３はゲート電極、２０４は
ソース電極、２０５はドレイン電極、２０６はソース・
ゲート直接接続部である。
電界効果トランジスタ（ＥＦＴ）を含む集積回路におい
ては、第７図（ａ）に示すように、ゲート電極とソース
電極とを直接接続する回路要素が多数存在する。この場
合、パターンレイアウトは第７［Ｆ （ｂ）に示すよう
に、ゲート電極２０３上にソース電極２０４が乗り上げ
る（オーバーランプする）構成が素子面積を最小にする
上で極めてを利なので、多用されている。
ては、第７図（ａ）に示すように、ゲート電極とソース
電極とを直接接続する回路要素が多数存在する。この場
合、パターンレイアウトは第７［Ｆ （ｂ）に示すよう
に、ゲート電極２０３上にソース電極２０４が乗り上げ
る（オーバーランプする）構成が素子面積を最小にする
上で極めてを利なので、多用されている。
第７図（ｂ）に示すパターンレイアウトのＸＹ断面図は
、第７図（ｃ）に示すようになる。同図かられかるよう
に、ゲート電極２０３のエツジ部分の段差によりソース
電極の段差被覆性（ステップカバレージ）が悪い。すな
わち１段差（Δｄ）が大きい。したがって、電流が流れ
る金属配線の断面積が非常に小さくなるため９通電時に
素子の特性が劣化する。という難点があった。
、第７図（ｃ）に示すようになる。同図かられかるよう
に、ゲート電極２０３のエツジ部分の段差によりソース
電極の段差被覆性（ステップカバレージ）が悪い。すな
わち１段差（Δｄ）が大きい。したがって、電流が流れ
る金属配線の断面積が非常に小さくなるため９通電時に
素子の特性が劣化する。という難点があった。
（従来例２）
第８図は、従来例２を示す図であり、第７図に示した従
来例１の難点を解決するために成されたものである。
来例１の難点を解決するために成されたものである。
第８図において、３０１はＧａＡｓ基板、３０２は不純
物がドープされ、ソース領域、チャネル５ ドレイン領
域を形成する活性Ｎ領域、３０３はゲート電極、３０４
はソース電極、３０５はドレイン電極、３０６はソース
・ゲート直接接続部である。
物がドープされ、ソース領域、チャネル５ ドレイン領
域を形成する活性Ｎ領域、３０３はゲート電極、３０４
はソース電極、３０５はドレイン電極、３０６はソース
・ゲート直接接続部である。
本従来例は、ソース電極３０４の厚さを厚くすることに
より、ソース電極３０４のステップカバレージを改善す
るものである。
より、ソース電極３０４のステップカバレージを改善す
るものである。
第８図かられかるように、第７図に示した従来例１に比
してソース電極３０４のステップカバレージは良好にな
っている。しかしながら、ソース電極３０４およびドレ
イン電極３０５が厚くなってしまう結果、 ＧａＡｓ基
板３０１上に大きな段差が発生することとなり、続く上
層配線の形成工程において、異層間のンヨート障害が発
生する一原因となり、半導体装置の信顛性を著しく低下
させる。
してソース電極３０４のステップカバレージは良好にな
っている。しかしながら、ソース電極３０４およびドレ
イン電極３０５が厚くなってしまう結果、 ＧａＡｓ基
板３０１上に大きな段差が発生することとなり、続く上
層配線の形成工程において、異層間のンヨート障害が発
生する一原因となり、半導体装置の信顛性を著しく低下
させる。
従来例１には、ゲート電極のエツジ部分の段差によりソ
ース電極のステップカバレージが悪いので、電流が流れ
る金属配線の断面積が非常に小さくなるため２通電時に
素子の特性が劣化する。という問題があった。
ース電極のステップカバレージが悪いので、電流が流れ
る金属配線の断面積が非常に小さくなるため２通電時に
素子の特性が劣化する。という問題があった。
従来例２には、ソース電極およびトレイン電極が厚くな
ってしまう結果１半導体基板上に大きな段差が発生する
こととなり、続く上層配線の形成工程において、異層間
のンヨート障害が発生し半導体装置の信頼性を著しく低
下させる。という問題があった。
ってしまう結果１半導体基板上に大きな段差が発生する
こととなり、続く上層配線の形成工程において、異層間
のンヨート障害が発生し半導体装置の信頼性を著しく低
下させる。という問題があった。
本発明は、上記の問題点を解決して１段差被覆性および
平坦性を良好にして断線や通電劣化を防止した半導体装
置、特に半導体基板上に形成された一の電極と他の電極
とが部分的ムこオーバーラツプする形状で直接接続する
２電極の直接接続構造を提供することを目的とする。
平坦性を良好にして断線や通電劣化を防止した半導体装
置、特に半導体基板上に形成された一の電極と他の電極
とが部分的ムこオーバーラツプする形状で直接接続する
２電極の直接接続構造を提供することを目的とする。
〔課題を解決するための手段］
上記の目的を達成するために５本発明に係る半導体装置
は、半導体基板上に形成された一の電極と他の電極とが
部分的にオーバーランプする形状で直接接続する２電極
の直接接続構造において、一の電極のうち、他の電極と
直接接続する部分に他の部分よりも厚さが薄いリセス部
を形成し、該リセス部で、一の電極と他の電極との直接
接続を行うように構成する。
は、半導体基板上に形成された一の電極と他の電極とが
部分的にオーバーランプする形状で直接接続する２電極
の直接接続構造において、一の電極のうち、他の電極と
直接接続する部分に他の部分よりも厚さが薄いリセス部
を形成し、該リセス部で、一の電極と他の電極との直接
接続を行うように構成する。
本発明は、半導体基板上に形成された、一の電極のうち
２他の電極と直接接続する部分に他の部分よりも厚さが
薄いリセス部を形成し、このリセス部で、一の電極と他
の電極との直接接続を行うことにより、、一の電極と他
の電極とが部分的にオーバーランプする形状で直接接続
する２電極の直接接続構造を実現している。
２他の電極と直接接続する部分に他の部分よりも厚さが
薄いリセス部を形成し、このリセス部で、一の電極と他
の電極との直接接続を行うことにより、、一の電極と他
の電極とが部分的にオーバーランプする形状で直接接続
する２電極の直接接続構造を実現している。
したがって、、一の電極と部分的にオーバーラツプする
形状に形成された他の電極の段差被覆性が良好になると
共に、平坦性も良好になるので、２電極の直接接続部に
断線が発生することが無くなる。また、電流が流れる金
属配線の断面積に余裕があるので１通電時に素子特性が
劣化することがない。
形状に形成された他の電極の段差被覆性が良好になると
共に、平坦性も良好になるので、２電極の直接接続部に
断線が発生することが無くなる。また、電流が流れる金
属配線の断面積に余裕があるので１通電時に素子特性が
劣化することがない。
また、半導体基板上に大きな段差が発生することがない
ので、上層配線の形成工程において、異層間のショート
障害が発生することがないから半導体装置の信頼性が著
しく向上する。
ので、上層配線の形成工程において、異層間のショート
障害が発生することがないから半導体装置の信頼性が著
しく向上する。
第１図は１本発明の一実施例を示す図である。
同図（ａ）は回路要素、同図（ｂ）はパターンレイアウ
ト、同ｔｉ６（ｃ）はＸ−Ｙ断面図である。
ト、同ｔｉ６（ｃ）はＸ−Ｙ断面図である。
第１図において、１はＧａＡｓ基板、２は不純物がド−
フされ、ソース領域、チャネル、トレイン領域を形成す
る活性層領域、３はゲート電極、４はソース電極、５は
ドレイン電極、６はリセス部７はソース・ゲート直接接
続部である。
フされ、ソース領域、チャネル、トレイン領域を形成す
る活性層領域、３はゲート電極、４はソース電極、５は
ドレイン電極、６はリセス部７はソース・ゲート直接接
続部である。
電界効果トランジスタ（ＥＦＴ）を含む集積回路におい
ては、第１図（ａ）に示すように、ゲート電極とソース
電極とを直接接続する回路要素が多数存在する。この場
合、パターンレイアウトは第１図（ｂ）に示すように、
ゲート電極３上にソース電極４がオーバーラツプするよ
うに構成されている。
ては、第１図（ａ）に示すように、ゲート電極とソース
電極とを直接接続する回路要素が多数存在する。この場
合、パターンレイアウトは第１図（ｂ）に示すように、
ゲート電極３上にソース電極４がオーバーラツプするよ
うに構成されている。
第１図（ｂ）に示すパターンレイアウトのＸＹ断面図は
、第１図（ｃ）に示すようになる。
、第１図（ｃ）に示すようになる。
同図に示すように１本実施例では１ゲート電極３がソー
ス電極４と直接接続する部分に他の部分よりも厚さが薄
いリセス部６を形成し、このリセス部６でゲート電極３
とソース電極４との直接接続を行うことにより、ソース
・ゲート直接接続部７を形成している。
ス電極４と直接接続する部分に他の部分よりも厚さが薄
いリセス部６を形成し、このリセス部６でゲート電極３
とソース電極４との直接接続を行うことにより、ソース
・ゲート直接接続部７を形成している。
したがって、ゲート電極３と部分的にオーバーラツプす
る形状に形成されたソース電極４の段差被覆性が良好に
なると共に、平坦性も良好になるので２ ソース・ゲー
ト直接接続部７に断線が発生することが無くなる。また
、電流が流れるソースゲート直接接続部７の断面積に余
裕があるので。
る形状に形成されたソース電極４の段差被覆性が良好に
なると共に、平坦性も良好になるので２ ソース・ゲー
ト直接接続部７に断線が発生することが無くなる。また
、電流が流れるソースゲート直接接続部７の断面積に余
裕があるので。
通電時に素子特性が劣化することがない。
さらに、ソース・ゲート直接接続部７の段差（Δｄ）が
小さいので、上層配線の形成工程において、異層間のシ
ョート障害の発生を防止することができるから、半導体
装置の信頼性を向上させることができる。
小さいので、上層配線の形成工程において、異層間のシ
ョート障害の発生を防止することができるから、半導体
装置の信頼性を向上させることができる。
次に、第２Ｖ〜第６図を用いて１本実施例に係る半導体
装置の製造方法を工程順に説明する。
装置の製造方法を工程順に説明する。
各図において１ （ａ）は平面図、（ｂ）は断面図であ
る。
る。
（工程１．第２図参照）
ＧａＡｓ基板１０１に所定の導電型（例えば Ｎ型）の
不純物（例えば、 Ｐ、 Ａｓ）をドープしてソース
領域、チャネル、およびドレイン領域を構成する活性層
領域１０２を形成する。
不純物（例えば、 Ｐ、 Ａｓ）をドープしてソース
領域、チャネル、およびドレイン領域を構成する活性層
領域１０２を形成する。
次イで、活性層領域１０２のチャネル上にＷ Ｓ ｉな
どから成るゲート電極１０３を形成する。
どから成るゲート電極１０３を形成する。
（工程２．第３回参照）
表面に第１のレジスト１０４を塗布した後、ゲート電極
１０３の一部が露出するよう乙こ第１の開口部１０５を
形成する。
１０３の一部が露出するよう乙こ第１の開口部１０５を
形成する。
（工程３．第３図および第４閲参照）
第１のレジスト】０４をマスクとして、プラズマエツチ
ングによりゲート電極１０３の一部を除去してリセス部
１０６を形成する。
ングによりゲート電極１０３の一部を除去してリセス部
１０６を形成する。
エツチング条件の一例を次に示す。
ガス組成 ＳＦ６
ガス圧力 ０．１０ Ｔｏｒｒ
ＲＦパワー １００Ｗ
エツチング速度 〜２０００人／ ｍ ｉ ｎエツチン
グ用ガスとしては、上記のＳＦ６の他に、ＣＦ４＋０２
、ＣＦ、＋ＣＨＦ］、ＣＨＦ３＋０□などを用いるこ
とができる。
グ用ガスとしては、上記のＳＦ６の他に、ＣＦ４＋０２
、ＣＦ、＋ＣＨＦ］、ＣＨＦ３＋０□などを用いるこ
とができる。
（工程４．第５図参照）
表面にリフトオフ用のスペーサ５ｉ０２層１゜７を形成
する。
する。
次いで、第２のレジスト１０８を塗布した後ソース電極
形成用の第２の開口部１０９とドレイン電極形成用の第
３の開口部１１０を形成する。
形成用の第２の開口部１０９とドレイン電極形成用の第
３の開口部１１０を形成する。
（工程５．第５図および第６図参照）
第２のレジスト１０８をマスクとして、第２の開口部１
０９および第３の開口部１１０に露出したリフトオフ用
のスペーサＳｉＯ２層１０７を希釈フッ酸などによりエ
ツチングして除去する。
０９および第３の開口部１１０に露出したリフトオフ用
のスペーサＳｉＯ２層１０７を希釈フッ酸などによりエ
ツチングして除去する。
次いで、ＡｕＧｅ／Ｎ ｉ／Ａｕなどのオーミック金属
を蒸着する。
を蒸着する。
そして 第２のレジスト１０８上に残ったオーミック金
属をリフトオフ法により除去して、ソース電極１１１お
よびドレイン電極１１２を形成する。
属をリフトオフ法により除去して、ソース電極１１１お
よびドレイン電極１１２を形成する。
以上のプロセスを経て、ゲート電極１０３の一部に形成
されたリセス部１０６でゲート電極１０３とソース電極
１１１とが直接接続したソース・ゲート直接接続部１１
３を有するＧａＡｓ Ｅ Ｆ Ｔが完成する。
されたリセス部１０６でゲート電極１０３とソース電極
１１１とが直接接続したソース・ゲート直接接続部１１
３を有するＧａＡｓ Ｅ Ｆ Ｔが完成する。
本実施例では１本発明をＧａＡｓ Ｅ Ｆ Ｔに適用し
た例を示したが７本発明はこれに限らず、他の化合物半
導体デバイス、さらに、シリコンデバイスに適用するこ
とができる。
た例を示したが７本発明はこれに限らず、他の化合物半
導体デバイス、さらに、シリコンデバイスに適用するこ
とができる。
〔発明の効果］
本発明では、半導体基板上に形成された一の電極のうち
、他の電極と直接接続する部分に他の部分よりも厚さが
薄いリセス部を形成し、このリセス部で、一の電極と他
の電極との直接接続を行うことにより 、一の電極と他
の電極とが部分的にオーバーラツプする形状で直接接続
する２電極の直接接続構造を実現しているので９次の効
果がある。
、他の電極と直接接続する部分に他の部分よりも厚さが
薄いリセス部を形成し、このリセス部で、一の電極と他
の電極との直接接続を行うことにより 、一の電極と他
の電極とが部分的にオーバーラツプする形状で直接接続
する２電極の直接接続構造を実現しているので９次の効
果がある。
■ 、一の電極と部分的にオーバーシップする形状に形
成された他の電極の段差被覆性が良好になると共に、平
坦性も良好になるので、２電極の直接接続部に断線が発
生することがない。
成された他の電極の段差被覆性が良好になると共に、平
坦性も良好になるので、２電極の直接接続部に断線が発
生することがない。
■ 電流が流れる金属配線の断面積に余裕があるので９
通電時に素子特性が劣化することがない。
通電時に素子特性が劣化することがない。
■ 半導体基板上に大きな段差が発生することがないの
で、上層配線の形成工程において、異層間のショート障
害が発生することがないから、半導体装置の信顛性が著
しく向上する。
で、上層配線の形成工程において、異層間のショート障
害が発生することがないから、半導体装置の信顛性が著
しく向上する。
第１図は本発明の一実施例を示す図。
第２区〜第６図は本発明に係る半導体装置の製造方法の
各工程を示す図 第７図は従来例１を示す図 第８図は従来例２を示す図 である。 第１図において １＋ＧａＡｓ基板 ２：活性層領域 ３：ゲート電極 ４：ソース電極 ５： トレイン電極 ６−リセス部 ７・ソース・ゲート直接接続部 ２本・４σ吐／１−１−ン１．イ多り ＄１１２１ （Ｃ１） 躬 （ｂ） 二１１り ＄ ６ 図
各工程を示す図 第７図は従来例１を示す図 第８図は従来例２を示す図 である。 第１図において １＋ＧａＡｓ基板 ２：活性層領域 ３：ゲート電極 ４：ソース電極 ５： トレイン電極 ６−リセス部 ７・ソース・ゲート直接接続部 ２本・４σ吐／１−１−ン１．イ多り ＄１１２１ （Ｃ１） 躬 （ｂ） 二１１り ＄ ６ 図
Claims (1)
- 【特許請求の範囲】 半導体基板上に形成された一の電極と他の電極とが部
分的にオーバーラップする形状で直接接続する２電極の
直接接続構造において、 一の電極のうち、他の電極と直接接続する部分に他の部
分よりも厚さが薄いリセス部を形成し、該リセス部で一
の電極と他の電極との直接接続を行う ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117098A JPH0414228A (ja) | 1990-05-07 | 1990-05-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117098A JPH0414228A (ja) | 1990-05-07 | 1990-05-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0414228A true JPH0414228A (ja) | 1992-01-20 |
Family
ID=14703352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2117098A Pending JPH0414228A (ja) | 1990-05-07 | 1990-05-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0414228A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11793083B2 (en) | 2017-07-07 | 2023-10-17 | Daikin Industries, Ltd. | Vibration sensor and piezoelectric element |
-
1990
- 1990-05-07 JP JP2117098A patent/JPH0414228A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11793083B2 (en) | 2017-07-07 | 2023-10-17 | Daikin Industries, Ltd. | Vibration sensor and piezoelectric element |
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