JPH04361558A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04361558A JPH04361558A JP13767691A JP13767691A JPH04361558A JP H04361558 A JPH04361558 A JP H04361558A JP 13767691 A JP13767691 A JP 13767691A JP 13767691 A JP13767691 A JP 13767691A JP H04361558 A JPH04361558 A JP H04361558A
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- Japan
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- insulating film
- metal
- gap
- manufacturing
- semiconductor device
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- Pending
Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、多層配線技術を利用する半導体装置の製造
方法に関するものである。
関し、特に、多層配線技術を利用する半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】従来、ＩＣ（集積回路）の集積度がそれ
ほど高くない場合には、電界効果トランジスタ（ＦＥＴ
）の各電極金属と配線金属とは同一工程において同一平
面上、つまり同一半導体基板上に形成されていた。しか
し、素子の集積度を高めるため、または、配線金属と基
板表面との直接の接触を避けてＩＣの信頼性を向上させ
るため、電極金属と配線金属とをそれぞれ別の製造プロ
セスで形成する多層配線技術が用いられている。つまり
、半導体基板上に絶縁膜を形成し、この絶縁膜の電極形
成領域をウエットエッチングにより選択的に除去する。 そして、露出した半導体基板に接触して電極金属を形成
した後、この電極金属に接触して絶縁膜上に配線金属を
形成し、多層配線が行われる。
ほど高くない場合には、電界効果トランジスタ（ＦＥＴ
）の各電極金属と配線金属とは同一工程において同一平
面上、つまり同一半導体基板上に形成されていた。しか
し、素子の集積度を高めるため、または、配線金属と基
板表面との直接の接触を避けてＩＣの信頼性を向上させ
るため、電極金属と配線金属とをそれぞれ別の製造プロ
セスで形成する多層配線技術が用いられている。つまり
、半導体基板上に絶縁膜を形成し、この絶縁膜の電極形
成領域をウエットエッチングにより選択的に除去する。 そして、露出した半導体基板に接触して電極金属を形成
した後、この電極金属に接触して絶縁膜上に配線金属を
形成し、多層配線が行われる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来のＦＥＴの製造方法においては配線金属に亀裂が発生
し、断線不良が発生するという問題があった。この断線
不良の発生プロセスは以下のように説明することが出来
る。
来のＦＥＴの製造方法においては配線金属に亀裂が発生
し、断線不良が発生するという問題があった。この断線
不良の発生プロセスは以下のように説明することが出来
る。
【０００４】上記従来の方法により製造されたＦＥＴの
電極部断面構造は図２に示される。図示されるように、
半導体基板１上に形成された電極金属２と絶縁膜３との
間には間隙部４が生じる。この間隙部４はウエットエッ
チングにより絶縁膜３を選択除去する際に必ず生じてし
まうものであり、ウエットエッチング・プロセス上避け
られないものである。その後、配線金属５を電極金属２
に接触して絶縁膜３上に形成すると、この間隙部４にお
いて配線金属５に亀裂が生じる。亀裂が生じる箇所は主
に図示のＡ部である。この亀裂の原因は、絶縁膜３の端
面形状が垂直に切り立っており、しかも、間隙部４にあ
る程度の高低差が生じているためである。また、図示の
Ｂ部でも亀裂が発生して断線する確率は極めて高い。
電極部断面構造は図２に示される。図示されるように、
半導体基板１上に形成された電極金属２と絶縁膜３との
間には間隙部４が生じる。この間隙部４はウエットエッ
チングにより絶縁膜３を選択除去する際に必ず生じてし
まうものであり、ウエットエッチング・プロセス上避け
られないものである。その後、配線金属５を電極金属２
に接触して絶縁膜３上に形成すると、この間隙部４にお
いて配線金属５に亀裂が生じる。亀裂が生じる箇所は主
に図示のＡ部である。この亀裂の原因は、絶縁膜３の端
面形状が垂直に切り立っており、しかも、間隙部４にあ
る程度の高低差が生じているためである。また、図示の
Ｂ部でも亀裂が発生して断線する確率は極めて高い。
【０００５】このような亀裂の発生を防止するため、垂
直に切り立った絶縁膜３の端面形状を、図３に示される
なだらかなスロープ状に形成することが考えられる。な
お、同図において図２と同一または相当する部分につい
ては同符号を用いてあり、その説明は省略する。しかし
ながら、絶縁膜３の端面形状をこのようななだらかなス
ロープ状に形成しても、図示のＣ部およびＤ部において
亀裂が生じ、断線が生じてしまう確率は高い。
直に切り立った絶縁膜３の端面形状を、図３に示される
なだらかなスロープ状に形成することが考えられる。な
お、同図において図２と同一または相当する部分につい
ては同符号を用いてあり、その説明は省略する。しかし
ながら、絶縁膜３の端面形状をこのようななだらかなス
ロープ状に形成しても、図示のＣ部およびＤ部において
亀裂が生じ、断線が生じてしまう確率は高い。
【０００６】
【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、化学溶液による絶縁
膜の選択除去によって生じる間隙に面する絶縁膜の端面
形状をスロープ状に形成し、この間隙を埋める第２の絶
縁膜を上記絶縁膜上に形成し、その後、電極金属に電気
的に接触した配線金属を第２の絶縁膜上に形成すること
を特徴とするものである。
を解消するためになされたもので、化学溶液による絶縁
膜の選択除去によって生じる間隙に面する絶縁膜の端面
形状をスロープ状に形成し、この間隙を埋める第２の絶
縁膜を上記絶縁膜上に形成し、その後、電極金属に電気
的に接触した配線金属を第２の絶縁膜上に形成すること
を特徴とするものである。
【０００７】
【作用】絶縁膜および電極金属間に生じる間隙に面する
絶縁膜の端面形状はスロープ状に形成されてなだらかに
なっている。しかも、この間隙は第２の絶縁膜により埋
められて亀裂の原因になる高低差は緩和されている。
絶縁膜の端面形状はスロープ状に形成されてなだらかに
なっている。しかも、この間隙は第２の絶縁膜により埋
められて亀裂の原因になる高低差は緩和されている。
【０００８】
【実施例】図１は、本発明の一実施例による半導体装置
の製造方法が適用されたＦＥＴ電極部の製造工程を示す
工程断面図である。
の製造方法が適用されたＦＥＴ電極部の製造工程を示す
工程断面図である。
【０００９】まず、ＧａＡｓ半導体基板１１上にＣＶＤ
法によりＳｉＯ２ などを堆積し、絶縁膜１２を形成す
る（図１（ａ）参照）。次に、リソグラフィ技術を用い
て絶縁膜１２上に電極パターンをホトレジストによって
形成し、この電極パターンをマスクとするウエットエッ
チングにより、絶縁膜１２を選択的に除去する。この際
、絶縁膜１２は、選択除去によって現れる端面１２ａの
形状がなだらかなスロープ状に形成される。このウエッ
トエッチングにより、絶縁膜１２から電極パターン形状
に半導体基板１１が露出する。次に、ウエハ全面に電極
用金属、例えばＡｕＧｅ金属を蒸着し、その後、ホトレ
ジストを除去することにより不要なＡｕＧｅ金属をリフ
トオフする。この結果、半導体基板１１に接触したオー
ミック金属１３が形成される（同図（ｂ）参照）。
法によりＳｉＯ２ などを堆積し、絶縁膜１２を形成す
る（図１（ａ）参照）。次に、リソグラフィ技術を用い
て絶縁膜１２上に電極パターンをホトレジストによって
形成し、この電極パターンをマスクとするウエットエッ
チングにより、絶縁膜１２を選択的に除去する。この際
、絶縁膜１２は、選択除去によって現れる端面１２ａの
形状がなだらかなスロープ状に形成される。このウエッ
トエッチングにより、絶縁膜１２から電極パターン形状
に半導体基板１１が露出する。次に、ウエハ全面に電極
用金属、例えばＡｕＧｅ金属を蒸着し、その後、ホトレ
ジストを除去することにより不要なＡｕＧｅ金属をリフ
トオフする。この結果、半導体基板１１に接触したオー
ミック金属１３が形成される（同図（ｂ）参照）。
【００１０】次に、ウエハ全面にＳｉＯ２ などの絶縁
膜をＣＶＤ法により堆積して第２の絶縁膜１４を形成し
、絶縁膜１２のウエットエッチングによって生じるこの
絶縁膜１２とオーミック金属１３との間隙１５を埋める
。 その後、第２の絶縁膜１４上にコンタクト領域形成のた
めのレジストパターンをリソグラフィ技術を用いて形成
し、このレジストパターンをマスクとして第２の絶縁膜
１４を選択的に除去する。この選択除去によりオーミッ
ク金属１３の一部が露出する（同図（ｃ）参照）。次に
、ウエハ全面に配線用金属、例えばＡｌ金属を蒸着し、
上記と同様なリソグラフィ技術により配線パターンを形
成する。そして、不要なＡｌ金属を除去し、オーミック
金属１３に電気的に接触する配線層１６を形成する（同
図（ｄ）参照）。
膜をＣＶＤ法により堆積して第２の絶縁膜１４を形成し
、絶縁膜１２のウエットエッチングによって生じるこの
絶縁膜１２とオーミック金属１３との間隙１５を埋める
。 その後、第２の絶縁膜１４上にコンタクト領域形成のた
めのレジストパターンをリソグラフィ技術を用いて形成
し、このレジストパターンをマスクとして第２の絶縁膜
１４を選択的に除去する。この選択除去によりオーミッ
ク金属１３の一部が露出する（同図（ｃ）参照）。次に
、ウエハ全面に配線用金属、例えばＡｌ金属を蒸着し、
上記と同様なリソグラフィ技術により配線パターンを形
成する。そして、不要なＡｌ金属を除去し、オーミック
金属１３に電気的に接触する配線層１６を形成する（同
図（ｄ）参照）。
【００１１】このような本実施例による製造方法によれ
ば、絶縁膜１２およびオーミック金属１３間にウエット
エッチング・プロセスによって生じてしまう間隙１５は
、第２の絶縁膜１４により埋められ、配線金属の亀裂の
原因になる高低差は緩和される。しかも、間隙１５に面
する絶縁膜１２の端面１２ａの形状はスロープ状に形成
され、なだらかになっている。
ば、絶縁膜１２およびオーミック金属１３間にウエット
エッチング・プロセスによって生じてしまう間隙１５は
、第２の絶縁膜１４により埋められ、配線金属の亀裂の
原因になる高低差は緩和される。しかも、間隙１５に面
する絶縁膜１２の端面１２ａの形状はスロープ状に形成
され、なだらかになっている。
【００１２】従って、従来、図示のＥ部（図１（ｄ）参
照）に生じた配線金属の亀裂は生じなくなり、配線の断
線不良は発生しなくなる。このため、ＦＥＴの製造歩留
まりは向上し、この結果、デバイスの製造原価は低減さ
れる。
照）に生じた配線金属の亀裂は生じなくなり、配線の断
線不良は発生しなくなる。このため、ＦＥＴの製造歩留
まりは向上し、この結果、デバイスの製造原価は低減さ
れる。
【００１３】
【発明の効果】以上説明したように本発明によれば、絶
縁膜および電極金属間に生じる間隙に面する絶縁膜の端
面形状はスロープ状に形成されてなだらかになっている
。しかも、この間隙は第２の絶縁膜により埋められて亀
裂の原因になる高低差は緩和される。
縁膜および電極金属間に生じる間隙に面する絶縁膜の端
面形状はスロープ状に形成されてなだらかになっている
。しかも、この間隙は第２の絶縁膜により埋められて亀
裂の原因になる高低差は緩和される。
【００１４】このため、従来、間隙に生じた配線金属の
亀裂の問題は解消され、断線不良を起こすことなく半導
体装置を製造することが可能になる。
亀裂の問題は解消され、断線不良を起こすことなく半導
体装置を製造することが可能になる。
【図１】本発明の一実施例による半導体装置の製造方法
が適用されたＦＥＴ電極部の製造方法を示す工程断面図
である。
が適用されたＦＥＴ電極部の製造方法を示す工程断面図
である。
【図２】従来の半導体装置の製造方法により生じる配線
の断線状態を説明するための断面図である。
の断線状態を説明するための断面図である。
【図３】従来の半導体装置の製造方法の課題を解消する
ために考えられる別の製造方法によっても配線の断線が
生じることを説明するための断面図である。
ために考えられる別の製造方法によっても配線の断線が
生じることを説明するための断面図である。
１１…半導体基板
１２…絶縁膜
１２ａ…絶縁膜１２の端面
１３…オーミック金属
１４…第２の絶縁膜
１５…間隙
１６…配線層
Claims (1)
- 【請求項１】 半導体層上に形成された絶縁膜を化学
溶液で選択的に除去し、露出した前記半導体層に接触し
て電極金属を形成し、この電極金属に電気的に接続した
配線金属を形成する半導体装置の製造方法において、化
学溶液による前記絶縁膜の選択除去によって前記絶縁膜
および前記電極金属間に生じる間隙に面する前記絶縁膜
の端面形状をスロープ状に形成し、前記間隙を埋める第
２の絶縁膜を前記絶縁膜上に形成し、その後、前記電極
金属に電気的に接触した前記配線金属を前記第２の絶縁
膜上に形成することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13767691A JPH04361558A (ja) | 1991-06-10 | 1991-06-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13767691A JPH04361558A (ja) | 1991-06-10 | 1991-06-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04361558A true JPH04361558A (ja) | 1992-12-15 |
Family
ID=15204216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13767691A Pending JPH04361558A (ja) | 1991-06-10 | 1991-06-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04361558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010092948A (ja) * | 2008-10-06 | 2010-04-22 | Mitsubishi Electric Corp | パワー回路配線構造の製造方法 |
-
1991
- 1991-06-10 JP JP13767691A patent/JPH04361558A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010092948A (ja) * | 2008-10-06 | 2010-04-22 | Mitsubishi Electric Corp | パワー回路配線構造の製造方法 |
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