JPH04144143A - 半導体素子の接続方法 - Google Patents
半導体素子の接続方法Info
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- JPH04144143A JPH04144143A JP2266506A JP26650690A JPH04144143A JP H04144143 A JPH04144143 A JP H04144143A JP 2266506 A JP2266506 A JP 2266506A JP 26650690 A JP26650690 A JP 26650690A JP H04144143 A JPH04144143 A JP H04144143A
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- JP
- Japan
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- substrate
- electrode
- semiconductor device
- electrodes
- bump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/241—Dispositions, e.g. layouts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Chemically Coating (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体素子のフリップチップ実装方法に於け
る半導体素子の接続方法に関するものである。
る半導体素子の接続方法に関するものである。
（従来の技術）
従来、このような分野の技術としては、例えばｒハイブ
リッドマイクロエレクトロニクス」発行所■ンーエムン
ー、 １９８５年９月２５日発行、 Ｐ、２１０〜２
１３に記載されるものがあった。
リッドマイクロエレクトロニクス」発行所■ンーエムン
ー、 １９８５年９月２５日発行、 Ｐ、２１０〜２
１３に記載されるものがあった。
第２図は従来の半導体接続方法の一例を示す半田バンブ
を用いたフリンプチノブ実装工程断面図である。
を用いたフリンプチノブ実装工程断面図である。
まず、第２図（ａ）に示すように、半導体素子１には、
Ｐｂ−３ｎ系の半田バンプ２が形成されている。また、
基板３には基板電極４が形成されており、半田バンブ２
を接続する箇所以外には半田の流れ防止のために、半田
が濡れない膜（例えばＳ＋０２．Ｓｅｘ Ｎａ、Ｃｒ等
）が半田ダム５として形成され、接続を行う箇所には予
め、半田６が形成されている。これらの半導体素子ｌと
基板３を所定の位置となるようにアライメントを行う。
Ｐｂ−３ｎ系の半田バンプ２が形成されている。また、
基板３には基板電極４が形成されており、半田バンブ２
を接続する箇所以外には半田の流れ防止のために、半田
が濡れない膜（例えばＳ＋０２．Ｓｅｘ Ｎａ、Ｃｒ等
）が半田ダム５として形成され、接続を行う箇所には予
め、半田６が形成されている。これらの半導体素子ｌと
基板３を所定の位置となるようにアライメントを行う。
次いで、第２図（ｂ）に示すように、半田バンブ２と半
田６が溶融するように、融点より高い温度（Ｐｂ−３ｎ
共晶で２１０〜２３０°Ｃ）で加熱を行い、半田バンブ
２と基板電極４との接続を行う。
田６が溶融するように、融点より高い温度（Ｐｂ−３ｎ
共晶で２１０〜２３０°Ｃ）で加熱を行い、半田バンブ
２と基板電極４との接続を行う。
（発明が解決しようとする課題）
以上述べたようにフリンブチップ接続方法によれば、−
括で全電極を接続することができ、高密度接続が可能で
あるという特徴を存しているが、加熱を必要とするため
に、使用する基板材料が耐熱性の点で限定され、耐熱温
度の低いポリエステル基板には適用できず、■、ＣＤデ
イスプレー等へ直接チップ実装するのが困難であるとい
う問題点があった。
括で全電極を接続することができ、高密度接続が可能で
あるという特徴を存しているが、加熱を必要とするため
に、使用する基板材料が耐熱性の点で限定され、耐熱温
度の低いポリエステル基板には適用できず、■、ＣＤデ
イスプレー等へ直接チップ実装するのが困難であるとい
う問題点があった。
本発明は、以上述べたフリップチップ接続を行う際に加
熱を必要とするという問題点を除去するために、半導体
素子と基板の！種間の接続を、従来の溶融金属を用いる
方法に代えて、電気化学的に析出する、無電解メッキに
よる金属で接合することにより、数１０°Ｃの低温で半
導体素子の接続を確寞に、しかも容易に行い得る半導体
素子の接続方法を提供することを目的とする。
熱を必要とするという問題点を除去するために、半導体
素子と基板の！種間の接続を、従来の溶融金属を用いる
方法に代えて、電気化学的に析出する、無電解メッキに
よる金属で接合することにより、数１０°Ｃの低温で半
導体素子の接続を確寞に、しかも容易に行い得る半導体
素子の接続方法を提供することを目的とする。
（課題を解決するための手段）
本発明は、上記したように、半導体素子のフリップチッ
プ実装方法において、半導体素子の電極と基板の電極を
バンブ電極を介在させて接合させ、両ＮＦＩｉを無電解
メツキにより接続させるようにしたものである。
プ実装方法において、半導体素子の電極と基板の電極を
バンブ電極を介在させて接合させ、両ＮＦＩｉを無電解
メツキにより接続させるようにしたものである。
（作用）
本発明によれば、半導体素子の接続方法において、半導
体素子のバンブ電極と、その接続を行う基板電極の表面
に無電解メツキが析出する金属を形成し、半導体素子と
基板の位置合わせを行った後に、無電解メツキ液に浸漬
して、バンブ電極と基板電極とを析出金属で接合する。
体素子のバンブ電極と、その接続を行う基板電極の表面
に無電解メツキが析出する金属を形成し、半導体素子と
基板の位置合わせを行った後に、無電解メツキ液に浸漬
して、バンブ電極と基板電極とを析出金属で接合する。
従って、接続温度は１００°Ｃ以下の低温で行うことが
でき、耐熱性の低い基板材料を使用する場合にもその電
極の接続を行うことができる。
でき、耐熱性の低い基板材料を使用する場合にもその電
極の接続を行うことができる。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１６は本発明による半導体素子の基板への接続工程断
面図である。
面図である。
まず、第１図（ａ）に示すように、半導体素子１１のＡ
１１ｉ極１２には、ｃｔｌバンプ電極１３がＣｒを密着
金属として電気メツキ法により３０μｍの厚さで形成さ
れている。このＣ，ｕバンブ電極１３には、選択的にＰ
ｄ膜１４を１００人蒸着し、Ｃｕバンプ電極１３以外：
はバノノヘーシゴン膜であるＳｉ３Ｎ４膜１５が形成さ
れている。
１１ｉ極１２には、ｃｔｌバンプ電極１３がＣｒを密着
金属として電気メツキ法により３０μｍの厚さで形成さ
れている。このＣ，ｕバンブ電極１３には、選択的にＰ
ｄ膜１４を１００人蒸着し、Ｃｕバンプ電極１３以外：
はバノノヘーシゴン膜であるＳｉ３Ｎ４膜１５が形成さ
れている。
一方、基板１６においては、その基板電極１７上にもＰ
ｄ１ｌＸ１８が１００人葵着してあり、Ｃｕハンフ゛電
極１３と接続する箇所を除いて、エポキシ系のメ。
ｄ１ｌＸ１８が１００人葵着してあり、Ｃｕハンフ゛電
極１３と接続する箇所を除いて、エポキシ系のメ。
キレシスト１９が形成されている。
次に、第１図（ｂ）に示すように、これらの半導体素子
１１と基板Ｉ６の位置合わせを行い、Ｃｕバンプ電極１
３を基板電極１７上に位置させ、半導体素子１１を基板
１６に押圧しながら４０”Ｃの無電解銅メツキ１（日本
ンエーリングプリントガント８２０：商品名）に浸漬す
る。この時、無電解銅メツキ液は半導体素子１１と基板
１６との間隙で良く液交換できるよう攪拌する。４５分
間メツキを施した後、水洗、乾燥を行う。
１１と基板Ｉ６の位置合わせを行い、Ｃｕバンプ電極１
３を基板電極１７上に位置させ、半導体素子１１を基板
１６に押圧しながら４０”Ｃの無電解銅メツキ１（日本
ンエーリングプリントガント８２０：商品名）に浸漬す
る。この時、無電解銅メツキ液は半導体素子１１と基板
１６との間隙で良く液交換できるよう攪拌する。４５分
間メツキを施した後、水洗、乾燥を行う。
すると、第１図（ｃ）に示すように、厚さ３μｍの無電
解Ｃｕメツキ皮膜２０が析出され、総べてのＣｕバンブ
電極１３と基板ｉＩｔ掻１７を接合して電気的に接続す
ることができる。
解Ｃｕメツキ皮膜２０が析出され、総べてのＣｕバンブ
電極１３と基板ｉＩｔ掻１７を接合して電気的に接続す
ることができる。
上記実施例では密着によるＰｄを無電解メツキの核とし
て使用したが、５ｎＣｆｆｉ□、ＰｄＣ１！の溶液によ
る感受化、活性化処理を用いても同様の効果が期待でき
、また、無電解メツキが直接析出する金属であれば、前
述の感受化、活性化処理を省略してもよい。
て使用したが、５ｎＣｆｆｉ□、ＰｄＣ１！の溶液によ
る感受化、活性化処理を用いても同様の効果が期待でき
、また、無電解メツキが直接析出する金属であれば、前
述の感受化、活性化処理を省略してもよい。
また、無電解メツキ液も本実施例ではＣｕを用いたが、
これに限定されるものではなく、層付けできるものであ
ればＮｉ、Ａｕ等も使用することができる。更に、バン
ブ電極も半導体素子側でなく基板側もしくは両方に形成
するようにしてもよい。
これに限定されるものではなく、層付けできるものであ
ればＮｉ、Ａｕ等も使用することができる。更に、バン
ブ電極も半導体素子側でなく基板側もしくは両方に形成
するようにしてもよい。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、半導体
素子と基板間の電極を無電解メツキにより接続するよう
にしたので、接続温度は１００℃以下の低温で行うこと
ができ、耐熱性の低い基板であっても、その電極の接続
を確実にしかも容易に行うことができる。
素子と基板間の電極を無電解メツキにより接続するよう
にしたので、接続温度は１００℃以下の低温で行うこと
ができ、耐熱性の低い基板であっても、その電極の接続
を確実にしかも容易に行うことができる。
第１図は本発明の実施例を示す半導体素子の基板への接
続工程断面図、第２図は従来の半導体素子の接続方法の
一例を示す半田バンブを用いたフリンプチノプ実装工程
断面図である。 １１・・・半導体素子、１２・・・へ！電極、１３・・
・Ｃｕハンフｉｆ 極、１４．１８・・・Ｐｄ膜、１５
・・・パノシヘーノヨン膜、１６・・・基板、１７・・
・基板電極、１９・・・メツキレシスト、２０・・・無
電解Ｃｕメッキ皮膜。 特許出願人 沖電気工業株式会社 代理人 弁理士 清 水 守（外２名）第 図
続工程断面図、第２図は従来の半導体素子の接続方法の
一例を示す半田バンブを用いたフリンプチノプ実装工程
断面図である。 １１・・・半導体素子、１２・・・へ！電極、１３・・
・Ｃｕハンフｉｆ 極、１４．１８・・・Ｐｄ膜、１５
・・・パノシヘーノヨン膜、１６・・・基板、１７・・
・基板電極、１９・・・メツキレシスト、２０・・・無
電解Ｃｕメッキ皮膜。 特許出願人 沖電気工業株式会社 代理人 弁理士 清 水 守（外２名）第 図
Claims (1)
- 【特許請求の範囲】 半導体素子のフリップチップ実装方法において、 （ａ）半導体素子の電極と基板の電極をバンプ電極を介
在させて接合させ、 （ｂ）前記半導体素子の電極と基板の電極を無電解メッ
キにより接続させることを特徴とする半導体素子の接続
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266506A JPH04144143A (ja) | 1990-10-05 | 1990-10-05 | 半導体素子の接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266506A JPH04144143A (ja) | 1990-10-05 | 1990-10-05 | 半導体素子の接続方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04144143A true JPH04144143A (ja) | 1992-05-18 |
Family
ID=17431861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2266506A Pending JPH04144143A (ja) | 1990-10-05 | 1990-10-05 | 半導体素子の接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04144143A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0592938A1 (de) * | 1992-10-16 | 1994-04-20 | AMEG Additive Metallisierung- Eentwicklungs und Anwendungsgesellschaft mbH | Verfahren zur Montage und Kontaktierung von elektronischen Bauelementen auf einem isolierenden Träger |
| US8334594B2 (en) | 2009-10-14 | 2012-12-18 | Advanced Semiconductor Engineering, Inc. | Chip having a metal pillar structure |
| US8552553B2 (en) | 2009-10-14 | 2013-10-08 | Advanced Semiconductor Engineering, Inc. | Semiconductor device |
| US8686568B2 (en) | 2012-09-27 | 2014-04-01 | Advanced Semiconductor Engineering, Inc. | Semiconductor package substrates having layered circuit segments, and related methods |
| US8698307B2 (en) | 2010-09-27 | 2014-04-15 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with integrated metal pillars and manufacturing methods thereof |
| US8884443B2 (en) | 2012-07-05 | 2014-11-11 | Advanced Semiconductor Engineering, Inc. | Substrate for semiconductor package and process for manufacturing |
-
1990
- 1990-10-05 JP JP2266506A patent/JPH04144143A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0592938A1 (de) * | 1992-10-16 | 1994-04-20 | AMEG Additive Metallisierung- Eentwicklungs und Anwendungsgesellschaft mbH | Verfahren zur Montage und Kontaktierung von elektronischen Bauelementen auf einem isolierenden Träger |
| US8334594B2 (en) | 2009-10-14 | 2012-12-18 | Advanced Semiconductor Engineering, Inc. | Chip having a metal pillar structure |
| US8552553B2 (en) | 2009-10-14 | 2013-10-08 | Advanced Semiconductor Engineering, Inc. | Semiconductor device |
| US8698307B2 (en) | 2010-09-27 | 2014-04-15 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with integrated metal pillars and manufacturing methods thereof |
| US8884443B2 (en) | 2012-07-05 | 2014-11-11 | Advanced Semiconductor Engineering, Inc. | Substrate for semiconductor package and process for manufacturing |
| US9224707B2 (en) | 2012-07-05 | 2015-12-29 | Advanced Semiconductor Engineering, Inc. | Substrate for semiconductor package and process for manufacturing |
| US9437532B2 (en) | 2012-07-05 | 2016-09-06 | Advanced Semiconductor Engineering, Inc. | Substrate for semiconductor package and process for manufacturing |
| US8686568B2 (en) | 2012-09-27 | 2014-04-01 | Advanced Semiconductor Engineering, Inc. | Semiconductor package substrates having layered circuit segments, and related methods |
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