JPH04144237A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
- Publication number
- JPH04144237A JPH04144237A JP26775090A JP26775090A JPH04144237A JP H04144237 A JPH04144237 A JP H04144237A JP 26775090 A JP26775090 A JP 26775090A JP 26775090 A JP26775090 A JP 26775090A JP H04144237 A JPH04144237 A JP H04144237A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- gate electrode
- film
- forming
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高耐圧構造を有するＭＯＳ型半導体装置の製
造方法に関する。
造方法に関する。
サブミクロン以下のＭＯＳ）ランジスタには、ドレイン
近傍の電界の集中を緩和して、ホットキャリアの注入を
防ぎ、特性の劣化を防ぐためにＬＤ Ｄ （Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が用いられている
。
近傍の電界の集中を緩和して、ホットキャリアの注入を
防ぎ、特性の劣化を防ぐためにＬＤ Ｄ （Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が用いられている
。
従来のＬＤＤ構造の製造方法を第２図に示す。
まず、第２図（ａ）に示すように、例えばｐ型の半導体
シリコン基板１上に、誘電体膜であるゲート酸化膜２を
熱酸化法により形成する。次いで、導電膜であるポリシ
リコン膜、遷移金属膜又はそれらの複合膜を気相成長法
又はスパッタリング法により形成し、これを微細加工技
術を用いてパタニングしてＭＯＳ）ランジスタのゲート
電極３を形成する。ポリシリコン膜を用いる場合には、
低抵抗化のために、熱拡散法又はイオン注入法により、
リン、ホウ素等を不純物拡散する。
シリコン基板１上に、誘電体膜であるゲート酸化膜２を
熱酸化法により形成する。次いで、導電膜であるポリシ
リコン膜、遷移金属膜又はそれらの複合膜を気相成長法
又はスパッタリング法により形成し、これを微細加工技
術を用いてパタニングしてＭＯＳ）ランジスタのゲート
電極３を形成する。ポリシリコン膜を用いる場合には、
低抵抗化のために、熱拡散法又はイオン注入法により、
リン、ホウ素等を不純物拡散する。
次いで、第２図（ｂ）に示すように、このゲート電極３
を自己整合マスクとして用い、半導体シリコン基板１に
ほぼ垂直な方向からイオン注入を行って、例えばｎ−型
の低濃度拡散層４を半導体シリコン基板１に形成する。
を自己整合マスクとして用い、半導体シリコン基板１に
ほぼ垂直な方向からイオン注入を行って、例えばｎ−型
の低濃度拡散層４を半導体シリコン基板１に形成する。
次いで、第２図（ｃ）に示すように、ゲート絶縁膜２上
及びゲート電極３上に、通常の二酸化シリコン膜又はリ
ン、ヒ素、ホウ素等を含む二酸化シリコン膜５を形成す
る。
及びゲート電極３上に、通常の二酸化シリコン膜又はリ
ン、ヒ素、ホウ素等を含む二酸化シリコン膜５を形成す
る。
次いで、第２図（ｄ）に示すように、ＲＩＥ等の異方性
エツチングにより二酸化シリコン膜５をエツチングして
、ゲート電極３のサイドウオールスペーサー５′を形成
する。そして、このゲート電極３のサイドウオールスペ
ーサー５′をマスクとして用い、やはり半導体シリコン
基板１にほぼ垂直な方向からイオン注入を行って、ソー
ス及びドレイン領域となる例えばｎ゛型の高濃度拡散層
６を半導体シリコン基板１に形成する。
エツチングにより二酸化シリコン膜５をエツチングして
、ゲート電極３のサイドウオールスペーサー５′を形成
する。そして、このゲート電極３のサイドウオールスペ
ーサー５′をマスクとして用い、やはり半導体シリコン
基板１にほぼ垂直な方向からイオン注入を行って、ソー
ス及びドレイン領域となる例えばｎ゛型の高濃度拡散層
６を半導体シリコン基板１に形成する。
このようにソース及びドレイン領域部分に低濃度拡散層
を形成することにより、電界集中を緩和することができ
る。
を形成することにより、電界集中を緩和することができ
る。
〔発明が解決しようとする課Ｍ］
しかし、例えば同一チップ上に、５■で動作させるロジ
ック部分と、ＩＯＶ以上の高電圧を使用スル高耐圧ＭＯ
３）ランジスタとを同時に製造する場合、高耐圧ＭＯ３
）ランジスタの特にドレイン側では、かなり強い電界集
中が起こるので、従来のＬＤＤ構造の低濃度拡散層の長
さでは不充分であり、より長い低濃度拡散層を形成する
必要があった・ そこで、従来は、このＬＤＤ構造の低濃度拡散層の長さ
を制御するために、高濃度拡散層形成のためのイオン注
入時に、公知のフォトリソグラフィー技術で作製したレ
ジストマスクを用いていた。
ック部分と、ＩＯＶ以上の高電圧を使用スル高耐圧ＭＯ
３）ランジスタとを同時に製造する場合、高耐圧ＭＯ３
）ランジスタの特にドレイン側では、かなり強い電界集
中が起こるので、従来のＬＤＤ構造の低濃度拡散層の長
さでは不充分であり、より長い低濃度拡散層を形成する
必要があった・ そこで、従来は、このＬＤＤ構造の低濃度拡散層の長さ
を制御するために、高濃度拡散層形成のためのイオン注
入時に、公知のフォトリソグラフィー技術で作製したレ
ジストマスクを用いていた。
しかし、この方法では、マスク合わせ時の位置ずれによ
り、低濃度拡散層の長さを正確に制御することができず
、素子の耐圧特性が変わってしまうという問題があった
。
り、低濃度拡散層の長さを正確に制御することができず
、素子の耐圧特性が変わってしまうという問題があった
。
本発明は、上述の問題点に鑑みてなされたものであり、
ＭＯ５Ｉ−ランジスタのドレイン側の低濃度拡散層の長
さを０．１μｍ単位で制御しながら高濃度拡散層を形成
することができ、従って、安定した特性を持った高耐圧
ＭＯＳトランジスタを製造することができるＭＯＳ型半
導体装置の製造方法を提供することをその課題とする。
ＭＯ５Ｉ−ランジスタのドレイン側の低濃度拡散層の長
さを０．１μｍ単位で制御しながら高濃度拡散層を形成
することができ、従って、安定した特性を持った高耐圧
ＭＯＳトランジスタを製造することができるＭＯＳ型半
導体装置の製造方法を提供することをその課題とする。
〔課題を解決するための手段］
上記課題を解決するために、本発明は、高耐圧構造を有
するＭＯＳ型半導体装置の製造方法において、 半導体基板上にゲート絶縁膜を介してゲート電極を所定
パターンに形成する工程と、 このゲート電極をマスクとして、上記半導体基板にほぼ
垂直な方向からイオン注入することにより、上記半導体
基板に低濃度拡散層を形成する工程と、 上記ゲート絶縁膜上及び上記ゲート電極上に、上記ゲー
ト電極のサイドウオールスペーサーとなる絶縁膜又は導
電膜を形成する工程と、上記半導体基板に垂直な方向に
対してＭＯＳトランジスタのソース側に３０〜６０ ’
Ｗ４斜した方向からイオン注入を行うことにより、上
記半導体基板に高濃度拡散層を形成する工程と、上記絶
縁膜又は導電膜をエツチングして上記ゲート電極の両側
部にサイドウオールスペーサーを形成する工程とを具備
する。
するＭＯＳ型半導体装置の製造方法において、 半導体基板上にゲート絶縁膜を介してゲート電極を所定
パターンに形成する工程と、 このゲート電極をマスクとして、上記半導体基板にほぼ
垂直な方向からイオン注入することにより、上記半導体
基板に低濃度拡散層を形成する工程と、 上記ゲート絶縁膜上及び上記ゲート電極上に、上記ゲー
ト電極のサイドウオールスペーサーとなる絶縁膜又は導
電膜を形成する工程と、上記半導体基板に垂直な方向に
対してＭＯＳトランジスタのソース側に３０〜６０ ’
Ｗ４斜した方向からイオン注入を行うことにより、上
記半導体基板に高濃度拡散層を形成する工程と、上記絶
縁膜又は導電膜をエツチングして上記ゲート電極の両側
部にサイドウオールスペーサーを形成する工程とを具備
する。
本発明において、高濃度拡散層を形成するための斜めイ
オン注入の角度は３０〜６０″の範囲であるのが良（、
あまり角度をつけすぎる。とドーズ量が減ってしまうの
で好ましくない。
オン注入の角度は３０〜６０″の範囲であるのが良（、
あまり角度をつけすぎる。とドーズ量が減ってしまうの
で好ましくない。
ゲート電極の厚さとサイドウオールスペーサーとして用
いる膜の膜厚は、例えば、公知の気相成長法により１０
〜５０人程度のばらつきで制御することが可能である。
いる膜の膜厚は、例えば、公知の気相成長法により１０
〜５０人程度のばらつきで制御することが可能である。
従って、そのゲート電極の厚さとサイドウオールスペー
サー用膜の膜厚とを利用して斜めイオン注入を行うと、
自己整合的にソース及びドレイン領域の高濃度拡散層の
位置が決まり、これにより、低濃度拡散層の長さを自己
整合的に正確に制御することができる。
サー用膜の膜厚とを利用して斜めイオン注入を行うと、
自己整合的にソース及びドレイン領域の高濃度拡散層の
位置が決まり、これにより、低濃度拡散層の長さを自己
整合的に正確に制御することができる。
そして、以上により、ドレイン側にかかる高電圧を電界
緩和することができ、従って、パンチスルーを起こさな
い高耐圧ＭＯＳトランジスタを製造することができる。
緩和することができ、従って、パンチスルーを起こさな
い高耐圧ＭＯＳトランジスタを製造することができる。
以下、本発明を実施例につき第１図を参照して説明する
。
。
まず、第１図（ａ）に示すように、ｐ型の抵抗率１〜１
５ΩＣ−程度を有する半導体シリコン基板１１に、ＭＯ
Ｓ）ランジスタの誘電体膜として用いるゲート酸化膜１
２を、７００〜１１００°Ｃ程度の酸素雰囲気又は水蒸
気雰囲気中で熱酸化法により１００〜５００人程度に形
成する。
５ΩＣ−程度を有する半導体シリコン基板１１に、ＭＯ
Ｓ）ランジスタの誘電体膜として用いるゲート酸化膜１
２を、７００〜１１００°Ｃ程度の酸素雰囲気又は水蒸
気雰囲気中で熱酸化法により１００〜５００人程度に形
成する。
この後、ＭＯ３Ｉ−ランジスタのゲート電極として用い
るポリシリコン膜、遷移金属膜又はこれらの複合膜を気
相成長法又はスパッタリング法により１０００〜５００
０人程度に形成し、これを微細加工技術を用いてパター
ニングして、ゲート電極１３を形成する。この−時、ポ
リシリコン膜を用いる場合には、低抵抗化のために、イ
オン注入法又は熱拡散法により、ヒ素イオン、リンイオ
ン、ホウ素イオン等を膜中に１０１９〜１０２Ｉ／ｃｄ
程度に導入する。
るポリシリコン膜、遷移金属膜又はこれらの複合膜を気
相成長法又はスパッタリング法により１０００〜５００
０人程度に形成し、これを微細加工技術を用いてパター
ニングして、ゲート電極１３を形成する。この−時、ポ
リシリコン膜を用いる場合には、低抵抗化のために、イ
オン注入法又は熱拡散法により、ヒ素イオン、リンイオ
ン、ホウ素イオン等を膜中に１０１９〜１０２Ｉ／ｃｄ
程度に導入する。
次いで、第１図（ｂ）に示すように、ゲート電極１３を
自己整合マスクとして用い、半導体シリコン基板１１に
ほぼ垂直な方向から、リンイオン、ヒ素イオン又は両方
のイオンをイオン注入して、半導体シリコン基板１１に
ｎ−型の低濃度拡散層１４を形成する。この時、イオン
注入のエネルギーは２０〜６０ＫｅＶ程度で、且つ、ド
ーズ量は１０′ｚ〜１０ ”／ｃｄ程度で行う。
自己整合マスクとして用い、半導体シリコン基板１１に
ほぼ垂直な方向から、リンイオン、ヒ素イオン又は両方
のイオンをイオン注入して、半導体シリコン基板１１に
ｎ−型の低濃度拡散層１４を形成する。この時、イオン
注入のエネルギーは２０〜６０ＫｅＶ程度で、且つ、ド
ーズ量は１０′ｚ〜１０ ”／ｃｄ程度で行う。
次いで、第１図（Ｃ）に示すように、気相成長法により
、二酸化シリコン膜、窒化シリコン膜、又は、リン、ホ
ウ素、ヒ素等を混入した二酸化シリコン膜１５を２００
０〜５０００人程度に形成する。
、二酸化シリコン膜、窒化シリコン膜、又は、リン、ホ
ウ素、ヒ素等を混入した二酸化シリコン膜１５を２００
０〜５０００人程度に形成する。
この後、ｎ゛型の高濃度拡散層１６を形成するために、
ヒ素イオン又はリンイオンを、斜めイオン注入法により
、半導体シリコン基板１１に導入する。
ヒ素イオン又はリンイオンを、斜めイオン注入法により
、半導体シリコン基板１１に導入する。
イオン注入のエネルギーとしては５００ＫｅＶ以上とし
、二酸化シリコン膜１５を貫通して半導体シリコン基板
１１の表面まで届（ようにする。
、二酸化シリコン膜１５を貫通して半導体シリコン基板
１１の表面まで届（ようにする。
また、ドーズ量としては１０′６〜１０１７／−程度で
、ｎ゛拡散層の表面濃度がＩ Ｏ＋９〜１０ ”／ｃｄ
程度になるようにする。
、ｎ゛拡散層の表面濃度がＩ Ｏ＋９〜１０ ”／ｃｄ
程度になるようにする。
この時、イオン注入の打ち込み角度を、半導体シリコン
基板１１に垂直な方向からソース側に３０〜６０°傾け
ることにより、ドレイン側に長い低濃度のｎ−拡散層１
４′を有する非対称なｎ゛拡散層１６（ドレイン１７及
びソース１８）が形成される。このｎ−拡散層１４′の
長さ（即ち、幅）は、二酸化シリコン膜１５の膜厚（即
ち、高さ）とイオン注入の角度により決めることができ
るが、約０．２〜１μｍ程度まで広げることが可能であ
る。
基板１１に垂直な方向からソース側に３０〜６０°傾け
ることにより、ドレイン側に長い低濃度のｎ−拡散層１
４′を有する非対称なｎ゛拡散層１６（ドレイン１７及
びソース１８）が形成される。このｎ−拡散層１４′の
長さ（即ち、幅）は、二酸化シリコン膜１５の膜厚（即
ち、高さ）とイオン注入の角度により決めることができ
るが、約０．２〜１μｍ程度まで広げることが可能であ
る。
なお、この斜めイオン注入時、通常のロジック部分で高
耐圧構造を必要としない電圧範囲で用いるＭＯＳトラン
ジスタの部分には、公知のフォトリソグラフィー技術を
用いてレジストによりイオン注入のマスキングを行う。
耐圧構造を必要としない電圧範囲で用いるＭＯＳトラン
ジスタの部分には、公知のフォトリソグラフィー技術を
用いてレジストによりイオン注入のマスキングを行う。
次いで、第１図（ｄ）に示すように、ＲＩＥを用いた異
方性エツチングにより、二酸化シリコン膜１５をエツチ
ングしてゲート電極１３のサイドウオールスペーサー１
５’を形成する。
方性エツチングにより、二酸化シリコン膜１５をエツチ
ングしてゲート電極１３のサイドウオールスペーサー１
５’を形成する。
このようにして形成された高耐圧ＭＯＳトランジスタの
部分には既にＬＤＤ構造が形成されているため、この部
分を公知のフォトリソグラフィー技術を用いてマスキン
グした後、通常電圧範囲内で使用するロジック部分に、
公知のＯ〜７°位傾けたイオン注入を１０１４〜１０”
／ｄ程度行い、ヒ素イオン又はリンイオンが表面濃度１
０１９〜１０”／ｃｉｊ程度に導入された対称なソース
及びドレイン領域を形成する。
部分には既にＬＤＤ構造が形成されているため、この部
分を公知のフォトリソグラフィー技術を用いてマスキン
グした後、通常電圧範囲内で使用するロジック部分に、
公知のＯ〜７°位傾けたイオン注入を１０１４〜１０”
／ｄ程度行い、ヒ素イオン又はリンイオンが表面濃度１
０１９〜１０”／ｃｉｊ程度に導入された対称なソース
及びドレイン領域を形成する。
以上のようにして、通常のＬＤＤ構造を持つＭＯＳトラ
ンジスタと、高耐圧特性を有するＬＤＤ構造を持ったＭ
ＯＳ）ランジスクとを形成する。
ンジスタと、高耐圧特性を有するＬＤＤ構造を持ったＭ
ＯＳ）ランジスクとを形成する。
この後、公知の気相成長技術を用いて絶縁層の成膜を行
い、電気的接続をとるためのコンタクトホールの開孔を
公知の微細加工技術で行い、しかる後、公知の気相成長
法又はスパッタリング法により遷移金属の成膜を行い、
更に、公知の微細加工技術により所望のパターンを形成
して、各素子の電気的接続を行う。
い、電気的接続をとるためのコンタクトホールの開孔を
公知の微細加工技術で行い、しかる後、公知の気相成長
法又はスパッタリング法により遷移金属の成膜を行い、
更に、公知の微細加工技術により所望のパターンを形成
して、各素子の電気的接続を行う。
以上説明したように、本発明によれば、高耐圧ＭＯ３）
ランジスタのドレイン側の電界集中を緩和する構造を自
己整合的に製造することができるので、ドレイン側の低
濃度拡散層の長さを正確にコントロールすることが可能
であり、従って、安定した耐圧特性を有するＭＯ３型半
導体装置を製造することができる。
ランジスタのドレイン側の電界集中を緩和する構造を自
己整合的に製造することができるので、ドレイン側の低
濃度拡散層の長さを正確にコントロールすることが可能
であり、従って、安定した耐圧特性を有するＭＯ３型半
導体装置を製造することができる。
第１図（ａ）〜（ｄ）は本発明の一実施例によるＭＯＳ
トランジスタの製造方法を工程順に示す断面図、第２図
（ａ）〜（ｄ）は従来のＭＯＳトランジスタの製造方法
を工程順に示す断面図である。 なお、 １４． １５′ である。 図面に用いた符号において、 ・・・・・・・・・ 半導体シリコン基板・・・・・・
・・・ ゲート電極 １４′ ・・・ 低濃度拡散層 ・・・・・・・・・ サイドウオールスペーサー・・・
・・・・・・ 高濃度拡散層 ・・・・・・・・・ ドレイン ・・・・・・・・・ ソース
トランジスタの製造方法を工程順に示す断面図、第２図
（ａ）〜（ｄ）は従来のＭＯＳトランジスタの製造方法
を工程順に示す断面図である。 なお、 １４． １５′ である。 図面に用いた符号において、 ・・・・・・・・・ 半導体シリコン基板・・・・・・
・・・ ゲート電極 １４′ ・・・ 低濃度拡散層 ・・・・・・・・・ サイドウオールスペーサー・・・
・・・・・・ 高濃度拡散層 ・・・・・・・・・ ドレイン ・・・・・・・・・ ソース
Claims (1)
- 【特許請求の範囲】 高耐圧構造を有するＭＯＳ型半導体装置の製造方法に
おいて、 半導体基板上にゲート絶縁膜を介してゲート電極を所定
パターンに形成する工程と、 このゲート電極をマスクとして、上記半導体基板にほぼ
垂直な方向からイオン注入することにより、上記半導体
基板に低濃度拡散層を形成する工程と、 上記ゲート絶縁膜上及び上記ゲート電極上に、上記ゲー
ト電極のサイドウォールスペーサーとなる絶縁膜又は導
電膜を形成する工程と、 上記半導体基板に垂直な方向に対してＭＯＳトランジス
タのソース側に３０〜６０゜傾斜した方向からイオン注
入を行うことにより、上記半導体基板に高濃度拡散層を
形成する工程と、 上記絶縁膜又は導電膜をエッチングして上記ゲート電極
の両側部にサイドウォールスペーサーを形成する工程と
を具備するＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26775090A JPH04144237A (ja) | 1990-10-05 | 1990-10-05 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26775090A JPH04144237A (ja) | 1990-10-05 | 1990-10-05 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04144237A true JPH04144237A (ja) | 1992-05-18 |
Family
ID=17449060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26775090A Pending JPH04144237A (ja) | 1990-10-05 | 1990-10-05 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04144237A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06252389A (ja) * | 1993-03-01 | 1994-09-09 | Nec Corp | Ｍｉｓ型電界効果トランジスタ |
| WO1996016432A3 (en) * | 1994-11-16 | 1996-08-15 | Matsushita Electric Industrial Co Ltd | Channel or source/drain structure of mosfet and method for fabricating the same |
| US5830788A (en) * | 1996-06-21 | 1998-11-03 | Matsushita Electric Industrial Co., Ltd. | Method for forming complementary MOS device having asymmetric region in channel region |
-
1990
- 1990-10-05 JP JP26775090A patent/JPH04144237A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06252389A (ja) * | 1993-03-01 | 1994-09-09 | Nec Corp | Ｍｉｓ型電界効果トランジスタ |
| WO1996016432A3 (en) * | 1994-11-16 | 1996-08-15 | Matsushita Electric Industrial Co Ltd | Channel or source/drain structure of mosfet and method for fabricating the same |
| US6031272A (en) * | 1994-11-16 | 2000-02-29 | Matsushita Electric Industrial Co., Ltd. | MOS type semiconductor device having an impurity diffusion layer with a nonuniform impurity concentration profile in a channel region |
| US6355963B1 (en) | 1994-11-16 | 2002-03-12 | Matsushita Electric Industrial Co., Ltd. | MOS type semiconductor device having an impurity diffusion layer |
| US5830788A (en) * | 1996-06-21 | 1998-11-03 | Matsushita Electric Industrial Co., Ltd. | Method for forming complementary MOS device having asymmetric region in channel region |
| US6031268A (en) * | 1996-06-21 | 2000-02-29 | Matsushita Electric Industrial Co., Ltd. | Complementary semiconductor device and method for producing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3474589B2 (ja) | 相補型ｍｉｓトランジスタ装置 | |
| KR100223846B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| JPH11121739A (ja) | 半導体装置及びその製造方法 | |
| JPH01225166A (ja) | 伝導度変調型ｍｏｓｆｅｔの製造方法 | |
| JP2550235B2 (ja) | Ｇｏｌｄ構造を有する半導体素子の製造方法 | |
| TW202228288A (zh) | 高壓元件及其製造方法 | |
| US6713331B2 (en) | Semiconductor device manufacturing using one element separation film | |
| US5215937A (en) | Optimizing doping control in short channel MOS | |
| JPH04144237A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH10144922A (ja) | 電界効果トランジスタ（ｆｅｔ）および半導体電界効果トランジスタを形成する方法 | |
| JP5220970B2 (ja) | 高電圧トランジスタの製造方法 | |
| JP3044814B2 (ja) | 半導体装置およびその製造方法 | |
| JP3063051B2 (ja) | 半導体装置の製造方法 | |
| US6699740B2 (en) | Method for manufacturing a lateral double-diffused MOS transistor having stable characteristics and equal drift length | |
| JPH04171942A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP2741042B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0316154A (ja) | 集積回路装置およびその製造方法 | |
| KR100359853B1 (ko) | 반도체소자의 제조방법 | |
| KR100190045B1 (ko) | 반도체장치의 제조방법 및 그 구조 | |
| KR100487503B1 (ko) | 반도체장치및그의제조방법 | |
| JPH01191476A (ja) | 半導体装置 | |
| JP2002124670A (ja) | 半導体装置とその製造方法 | |
| JPS6151974A (ja) | 半導体装置の製造方法 | |
| JPH04144238A (ja) | Ｍｏｓ型半導体装置 | |
| JPH03187271A (ja) | 半導体装置及びその製造方法 |