JPH0671202B2 - 液晶駆動装置 - Google Patents
液晶駆動装置Info
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- JPH0671202B2 JPH0671202B2 JP62217860A JP21786087A JPH0671202B2 JP H0671202 B2 JPH0671202 B2 JP H0671202B2 JP 62217860 A JP62217860 A JP 62217860A JP 21786087 A JP21786087 A JP 21786087A JP H0671202 B2 JPH0671202 B2 JP H0671202B2
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- gate
- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOSトランジスタ回路に係り、特に低消費電力
で高速駆動に好適な液晶駆動装置に係り、特に低消費電
力で高速駆動に好適な、MOSトランジスタを用いた液晶
駆動装置に関する。
で高速駆動に好適な液晶駆動装置に係り、特に低消費電
力で高速駆動に好適な、MOSトランジスタを用いた液晶
駆動装置に関する。
単結晶シリコンMOSトランジスタのインバータ回路で最
もよく使われている回路は第２図に示すE/E構成のイン
バータ回路である。この回路は製造プロセスが簡単な事
から、よく使われるが欠点として、 １）電流駆動能力が小さい。
もよく使われている回路は第２図に示すE/E構成のイン
バータ回路である。この回路は製造プロセスが簡単な事
から、よく使われるが欠点として、 １）電流駆動能力が小さい。
２）消費電力が大きい。
３）回路の面積が大きくなる。
等がある。
特に１）の問題はE/E構成のインバータを使用する際に
障害となる。この問題を解決する為、従来は第３図，第
４図，第５図に示すバッフア回路をE/E構成のインバー
タに接続していた。尚、この種の回路に関連するものと
しては、特開昭55−8197号公報が挙げられる。
障害となる。この問題を解決する為、従来は第３図，第
４図，第５図に示すバッフア回路をE/E構成のインバー
タに接続していた。尚、この種の回路に関連するものと
しては、特開昭55−8197号公報が挙げられる。
第３図，第４図，第５図に示す回路構成は１つの入力信
号を電流駆動能力の大きい１つの出力信号に変関するの
が目的である。
号を電流駆動能力の大きい１つの出力信号に変関するの
が目的である。
第３図，第４図，第５図に示すバツフア回路は１入力１
出力のバツフア回路としては適しているが２入力２出力
のバツフア回路としては不適当である。
出力のバツフア回路としては適しているが２入力２出力
のバツフア回路としては不適当である。
本発明の目的は、簡単なプロセスで高速化低消費電力化
が図れるMOSトランジスタ回路を用いた液晶駆動装置を
提供することにある。
が図れるMOSトランジスタ回路を用いた液晶駆動装置を
提供することにある。
本発明の目的は正相と逆相とからなる一対の入力信号を
電流駆動能力の大きい正相と逆相とからなる一対の出力
信号に変換する事ができる回路構成を用いて達成するこ
とができる。
電流駆動能力の大きい正相と逆相とからなる一対の出力
信号に変換する事ができる回路構成を用いて達成するこ
とができる。
相補的な信号でトーテムボールタイプのMOSトランジス
タを動作させることによつて電源端子間での定常的な直
流電流が流れなくなるので、高速化，低消費電力化が図
れる。
タを動作させることによつて電源端子間での定常的な直
流電流が流れなくなるので、高速化，低消費電力化が図
れる。
本発明の第１の実施例を第１図を用いて説明する。
第１図に於いて、IN1は、第１又は第２の電位レベルか
らなる正相の第１の入力信号Vinが印加される第１の入
力端子、IN2は、該第１の入力信号Vinとは相補的な第２
又は第１の電位レベルからなる逆相の第２の入力信号Vi
nが印加される第２の入力端子、GND、及びVDDは、第１
及び第２の電源電位端子、OUT1及びOUT2は第１及び第２
の出力端子である。また、第１図においてQ1はソース・
ドレイン路が第１の電源電位端子GNDの第１のノードN1
となる第２の出力端子OUT2との間に接続され、ゲートが
第１の入力端子にIN1に接続される少なくとも一つの第
１のエンハンスメント形NMOSトランジスタであり、Q
2は、ソース・ドレイン路が第２の出力端子と第２の電
源電位端子VDDとの間に接続され、ゲートが第２の入力
端子IN2に接続される少なくとも一つの第２のエンハン
スメント形NMOSトランジスタであり、Q3は、ソース・ド
レイン路が第１の電源電位頓死GNDと第２のノードN2と
なる第１の出力端子QUT2との間に接続され、ゲートが第
２の出力端子OUT2に接続される少なくとも一つの第３の
エンハンスメント形NMOSトランジスタであり、Q4は、ソ
ース・ドレイン路が第１の出力端子OUT1と第２の電源電
位端子VDDとの間に接続され、ゲートが第１の入力端子I
N2に接続される少なくとも一つの第４のエンハンスメン
ト形NMOSトランジスタである。
らなる正相の第１の入力信号Vinが印加される第１の入
力端子、IN2は、該第１の入力信号Vinとは相補的な第２
又は第１の電位レベルからなる逆相の第２の入力信号Vi
nが印加される第２の入力端子、GND、及びVDDは、第１
及び第２の電源電位端子、OUT1及びOUT2は第１及び第２
の出力端子である。また、第１図においてQ1はソース・
ドレイン路が第１の電源電位端子GNDの第１のノードN1
となる第２の出力端子OUT2との間に接続され、ゲートが
第１の入力端子にIN1に接続される少なくとも一つの第
１のエンハンスメント形NMOSトランジスタであり、Q
2は、ソース・ドレイン路が第２の出力端子と第２の電
源電位端子VDDとの間に接続され、ゲートが第２の入力
端子IN2に接続される少なくとも一つの第２のエンハン
スメント形NMOSトランジスタであり、Q3は、ソース・ド
レイン路が第１の電源電位頓死GNDと第２のノードN2と
なる第１の出力端子QUT2との間に接続され、ゲートが第
２の出力端子OUT2に接続される少なくとも一つの第３の
エンハンスメント形NMOSトランジスタであり、Q4は、ソ
ース・ドレイン路が第１の出力端子OUT1と第２の電源電
位端子VDDとの間に接続され、ゲートが第１の入力端子I
N2に接続される少なくとも一つの第４のエンハンスメン
ト形NMOSトランジスタである。
第１図では、電源電位端子VDD−接地GND間に２つのエン
ハンスメント形のNMOSトランジスタのソース・ドレイン
路を直列に接続したものを２つ並列にし、初段のドライ
バMOSQ1のドレインと次段のドライバMOSQ3のゲートを接
続し、正相の入力信号Vinは初段のドライバMOSQ1のゲー
ト、及び、次段の負荷MOSQ4のゲートに入力し、逆相の
入力信号Vinは初段の負荷MOSQ2に入力し、正相の出力信
号Voutは次段のドライバMOSQ3のドレインより取出し、
逆相の出力信号Voutは次段のドライバMOSQ3のゲートよ
り取り出している。
ハンスメント形のNMOSトランジスタのソース・ドレイン
路を直列に接続したものを２つ並列にし、初段のドライ
バMOSQ1のドレインと次段のドライバMOSQ3のゲートを接
続し、正相の入力信号Vinは初段のドライバMOSQ1のゲー
ト、及び、次段の負荷MOSQ4のゲートに入力し、逆相の
入力信号Vinは初段の負荷MOSQ2に入力し、正相の出力信
号Voutは次段のドライバMOSQ3のドレインより取出し、
逆相の出力信号Voutは次段のドライバMOSQ3のゲートよ
り取り出している。
尚、MOSQ1,Q2,Q3,Q4は好ましくは単一の絶縁基板上に形
成された多結晶シリコン薄膜トランジスタである。
成された多結晶シリコン薄膜トランジスタである。
第１図に示す回路は正相，逆相の入力信号Vin,inがイ
ンバータのドライバMOSQ1,Q3,負荷MOSQ2,Q4のゲートに
印加される為どちらかのMOSトランジスタが必ずオフ状
態になり、その結果、定常状態では、VDD−接地間に直
流電流は実質的に流れない。
ンバータのドライバMOSQ1,Q3,負荷MOSQ2,Q4のゲートに
印加される為どちらかのMOSトランジスタが必ずオフ状
態になり、その結果、定常状態では、VDD−接地間に直
流電流は実質的に流れない。
定常状態でインバータに直流電流が流れないことはイン
バータのオン，オフレベルは２つのMOSトランジスタ
（ドライバMOS,負荷MOS）の抵抗分割比で決まつていな
い事を意味する。即ち、それぞれのMOSトランジスタQ1,
Q2,Q3,Q4を設計する場合、抵抗分割比の制約がなくなる
為に、Q1,Q2,Q3,Q4いずれも電流駆動能力が大きくなる
ように設計できる。
バータのオン，オフレベルは２つのMOSトランジスタ
（ドライバMOS,負荷MOS）の抵抗分割比で決まつていな
い事を意味する。即ち、それぞれのMOSトランジスタQ1,
Q2,Q3,Q4を設計する場合、抵抗分割比の制約がなくなる
為に、Q1,Q2,Q3,Q4いずれも電流駆動能力が大きくなる
ように設計できる。
この様に、第１図の回路構成は正相と逆相とからなる一
対の入力信号を充分電流駆動能力の大きい正相と逆相と
からなる一対の出力信号に変換できる回路構成である。
対の入力信号を充分電流駆動能力の大きい正相と逆相と
からなる一対の出力信号に変換できる回路構成である。
本発明の第２の実施例を第６図により説明する。
第６図（ａ）に於いて、IN1は、第１又は第２の電位レ
ベルからなる正相の第１の入力信号Vinが印加される第
１の入力端子であり、IN2は第１の入力信号とは相補的
な第２又は第１の電位レベルからなる逆相の第２の入力
信号が印加される第２の入力端子であり、GND及びV
DDは、第１及び第２の電源電位端子であり、OUT1及びOU
T2は、第１及び第２の出力端子であり、φ１は第１のク
ロツク信号が印加される第１のクロツク端子でありま
た、φ２は、第２のクロツク信号が印加される第２のク
ロツク端子である。さらに、第６図（ａ）において、Q1
はソース・ドレイン路が第１の電源電位端子GNDと第１
のノードN1との間に接続される少なくとも一つの第１の
エンハンスメント形NMOSトランジスタであり、Q2は、ソ
ース・ドレイン路が第１のノードN1と第２の電源電位端
子VDDとの間に接続される少なくとも一つの第２のエン
ハンスメント形NMOSトランジスタであり、Q3は、ソース
・ドレイン路が第１の電源電位端子GNDと第２のノードN
2との間に接続され、ゲードが第１のノードN1に接続さ
れる少なくとも一つの第３のエンハンスメント形NMOSト
ランジスであり、Q4は、ソース・ドレイン路が第２のノ
ードN2,と第２の電源電位端子VDDとの間に接続される少
なくとも一つの第４のエンハンスメント形NMOSトランジ
スタであり、Q5は、ソース・ドレイン路が第１の入力端
子IN1と第１のNMOSトランジスタQ1のゲート及び第４のN
MOSトランジスタQ4のゲートとの間に接続され、ゲート
が第１のクロツク端子φ１に接続される少なくとも一つ
の第５のエンハンスメント形NMOSトランジスタであり、
Q6は、ソース・ドレイン路が第２の入力端子IN2と第２
のNMOSトランジスタQ2のゲートとの間に接続されゲート
が第１のクロツク端子φ１に接続される少なくとも一つ
の第６のエンハンスメント形NMOSトランジスタであり、
Q7は、ソース・ドレイン路が第２のノードN2と第１の出
力端子QUT1との間に接続され、ゲードが第２のクロツク
端子φ２に接続される少なくとも一つの第７のエンハン
スメント形NMOSトランジスタであり、Q8は、ソース・ド
レイン路が第１のノードN1と第２の出力端子OUT2との間
に接続され、ゲートが第２のクロツク端子φ２に接続さ
れる少なくとも一つの第８のエンハンスメント形NMOSト
ランジスタである。
ベルからなる正相の第１の入力信号Vinが印加される第
１の入力端子であり、IN2は第１の入力信号とは相補的
な第２又は第１の電位レベルからなる逆相の第２の入力
信号が印加される第２の入力端子であり、GND及びV
DDは、第１及び第２の電源電位端子であり、OUT1及びOU
T2は、第１及び第２の出力端子であり、φ１は第１のク
ロツク信号が印加される第１のクロツク端子でありま
た、φ２は、第２のクロツク信号が印加される第２のク
ロツク端子である。さらに、第６図（ａ）において、Q1
はソース・ドレイン路が第１の電源電位端子GNDと第１
のノードN1との間に接続される少なくとも一つの第１の
エンハンスメント形NMOSトランジスタであり、Q2は、ソ
ース・ドレイン路が第１のノードN1と第２の電源電位端
子VDDとの間に接続される少なくとも一つの第２のエン
ハンスメント形NMOSトランジスタであり、Q3は、ソース
・ドレイン路が第１の電源電位端子GNDと第２のノードN
2との間に接続され、ゲードが第１のノードN1に接続さ
れる少なくとも一つの第３のエンハンスメント形NMOSト
ランジスであり、Q4は、ソース・ドレイン路が第２のノ
ードN2,と第２の電源電位端子VDDとの間に接続される少
なくとも一つの第４のエンハンスメント形NMOSトランジ
スタであり、Q5は、ソース・ドレイン路が第１の入力端
子IN1と第１のNMOSトランジスタQ1のゲート及び第４のN
MOSトランジスタQ4のゲートとの間に接続され、ゲート
が第１のクロツク端子φ１に接続される少なくとも一つ
の第５のエンハンスメント形NMOSトランジスタであり、
Q6は、ソース・ドレイン路が第２の入力端子IN2と第２
のNMOSトランジスタQ2のゲートとの間に接続されゲート
が第１のクロツク端子φ１に接続される少なくとも一つ
の第６のエンハンスメント形NMOSトランジスタであり、
Q7は、ソース・ドレイン路が第２のノードN2と第１の出
力端子QUT1との間に接続され、ゲードが第２のクロツク
端子φ２に接続される少なくとも一つの第７のエンハン
スメント形NMOSトランジスタであり、Q8は、ソース・ド
レイン路が第１のノードN1と第２の出力端子OUT2との間
に接続され、ゲートが第２のクロツク端子φ２に接続さ
れる少なくとも一つの第８のエンハンスメント形NMOSト
ランジスタである。
尚、NMOSトランジスタQ1,Q2,Q3,Q4,Q5,Q6,Q7,Q8は、好
ましくは、単一の絶縁基板上に形成される多結晶シリコ
ン薄膜トランジスタである。
ましくは、単一の絶縁基板上に形成される多結晶シリコ
ン薄膜トランジスタである。
第６図（ａ）は第１図に示した本発明の第１の実施例の
回路の両端（４端子）にトランスフアゲートMOSトラン
ジスタ（TGT:Transfer Gate Transistor）Q5,Q6,Q7,Q8
のソース、或はドレインを接続し、Q5,Q6,Q7,Q8のMOSト
ランジスタをクロツクパルスφ1,φ２で制御する回路構
成である。
回路の両端（４端子）にトランスフアゲートMOSトラン
ジスタ（TGT:Transfer Gate Transistor）Q5,Q6,Q7,Q8
のソース、或はドレインを接続し、Q5,Q6,Q7,Q8のMOSト
ランジスタをクロツクパルスφ1,φ２で制御する回路構
成である。
以下、第６図（ａ）の回路の動作を第６図（ｂ）に示す
タイミングチヤートにより説明する。
タイミングチヤートにより説明する。
クロツクパルスφ１が“high"レベルのタイミングでTGT
（Transfer Gate Transistor）がオン状態になるので、
φ１が“high"レベルの時のみ、入力信号Vin,inはバ
ツファ回路Q1〜Q4に印加される。
（Transfer Gate Transistor）がオン状態になるので、
φ１が“high"レベルの時のみ、入力信号Vin,inはバ
ツファ回路Q1〜Q4に印加される。
第６図（ａ）中のバツフア回路Q1〜Q4は前記したよう
に、オン，オフレベルがスイツチMOS、負荷MOSの抵抗分
割比で決まつていないので、個々のトランジスタの電流
駆動能力が大きくなるように設計できる。即ち、入力信
号Vin,inは充分電流駆動能力の大きい出力信号Vout,
outに変換される。次にクロツクパルスφ２が“high"
レベルのタイミングでVout,outはTGTQ7,Q8を通して出
力される。
に、オン，オフレベルがスイツチMOS、負荷MOSの抵抗分
割比で決まつていないので、個々のトランジスタの電流
駆動能力が大きくなるように設計できる。即ち、入力信
号Vin,inは充分電流駆動能力の大きい出力信号Vout,
outに変換される。次にクロツクパルスφ２が“high"
レベルのタイミングでVout,outはTGTQ7,Q8を通して出
力される。
第７図は本発明の第３の実施例であり、第６図（ａ）の
回路を複数段接続して構成したシフトレジスタ回路であ
り、第８図は、第７図におけるφ1,φ2,Vin,in,Vout,
outのタイミングチヤートを示したものである。回路
動作は第６図（ａ）の回路と同様である。第７図のシフ
トレジスタ回路は２入力２出力のシフトレジスタ回路で
ある。第７図に示したシフトレジスタ回路は電流駆動能
力が大きい、直流電流が流れない等の理由により、高速
動作，低消費電力等の効果がある。
回路を複数段接続して構成したシフトレジスタ回路であ
り、第８図は、第７図におけるφ1,φ2,Vin,in,Vout,
outのタイミングチヤートを示したものである。回路
動作は第６図（ａ）の回路と同様である。第７図のシフ
トレジスタ回路は２入力２出力のシフトレジスタ回路で
ある。第７図に示したシフトレジスタ回路は電流駆動能
力が大きい、直流電流が流れない等の理由により、高速
動作，低消費電力等の効果がある。
この様なシフトレジスタ回路は、特に第９図に示すよう
な周辺回路内蔵型アクテイブマトリクス結晶デイスプレ
イに使用した場合、最も効果がある。
な周辺回路内蔵型アクテイブマトリクス結晶デイスプレ
イに使用した場合、最も効果がある。
第９図において、１は絶縁基板となるガラス基板,2は表
示部,3は走査回路,4は信号回路,5は外付け制御回路であ
る。ここで、表示部2,走査回路3,信号回路４は多結晶シ
リコンの薄膜MOSトランジスタによつて、また外付け制
御回路５は単結晶シリコン，即ちIC（Integraned Circr
its）で形成される。
示部,3は走査回路,4は信号回路,5は外付け制御回路であ
る。ここで、表示部2,走査回路3,信号回路４は多結晶シ
リコンの薄膜MOSトランジスタによつて、また外付け制
御回路５は単結晶シリコン，即ちIC（Integraned Circr
its）で形成される。
第10図に本発明の第３の実施例となるシフトレジスタ回
路を用いて構成した走査回路３の回路構成を示す。第10
図の回路構成は第７図に示したシフトレジスタの出力、
Vout,outそれぞれを２つをTFT（Thin Film Transista
r）構成のMOSトランジスタQ100,Q200のゲートに接続し
た構成である。ここで、φ1,φ２のタイミングは第６図
（ｂ）で示したφ1,φ２のタイミングと同じである。
又、CGは走査側から見た１走査ラインの容量、V01,V02
はCGに印加される電圧である。
路を用いて構成した走査回路３の回路構成を示す。第10
図の回路構成は第７図に示したシフトレジスタの出力、
Vout,outそれぞれを２つをTFT（Thin Film Transista
r）構成のMOSトランジスタQ100,Q200のゲートに接続し
た構成である。ここで、φ1,φ２のタイミングは第６図
（ｂ）で示したφ1,φ２のタイミングと同じである。
又、CGは走査側から見た１走査ラインの容量、V01,V02
はCGに印加される電圧である。
以下、第10図の回路動作を説明する。入力信号Vin,in
はクロツクパルスφ１が“high"レベルのタイミングで
バツフア回路に入力され、クロツクパルスφ２が“hig
h"レベルのタイミングでVout,outは出力される。この
時、Vout,outおのおのは２つのTFTのゲートに印加さ
れるので、CGには、V01,V02いずれかが必ず印加され
る。
はクロツクパルスφ１が“high"レベルのタイミングで
バツフア回路に入力され、クロツクパルスφ２が“hig
h"レベルのタイミングでVout,outは出力される。この
時、Vout,outおのおのは２つのTFTのゲートに印加さ
れるので、CGには、V01,V02いずれかが必ず印加され
る。
第11図は第１図のバツフア回路と第７図のシフトレジス
タを用いた走査回路３の構成例である。ここでクロツク
パルスφ1,φ２のタイミングは第６図（ｂ）に示したφ
1,φ２のタイミングと同じである。以下、第11図の回路
動作を説明する。入力信号Vin,inはクロツクパルスφ
１が“high"レベルのタイミングでバツフア回路に入力
され、クロツクパルスφ２が“high"レベルのタイミン
グでVout,outは出力される。この時、Vout,outおの
おのは第１図に示した２入力２出力のバツフア回路の入
力部に伝達される。バツフア回路を通過して、出力され
た信号Vout,outおのおのは２つのTFTのゲートに印加
される。この結果、CGにはV01,V02いずれが印加され
る。
タを用いた走査回路３の構成例である。ここでクロツク
パルスφ1,φ２のタイミングは第６図（ｂ）に示したφ
1,φ２のタイミングと同じである。以下、第11図の回路
動作を説明する。入力信号Vin,inはクロツクパルスφ
１が“high"レベルのタイミングでバツフア回路に入力
され、クロツクパルスφ２が“high"レベルのタイミン
グでVout,outは出力される。この時、Vout,outおの
おのは第１図に示した２入力２出力のバツフア回路の入
力部に伝達される。バツフア回路を通過して、出力され
た信号Vout,outおのおのは２つのTFTのゲートに印加
される。この結果、CGにはV01,V02いずれが印加され
る。
第12図は第７図に示したシフトレジスタを用いて構成し
た信号回路３の一例である。以下、第12図の回路動作を
第13図に示したタイミングチヤートを基に説明する。ク
ロツクパルスφ１が"high"レベルのタイミングで入力信
号Vin,inがバツフア回路内に乗り込まれ、クロツクパ
ルスφ２が“high"レベルのタイミングで入力信号Vout, は出力される。この時、Voutはドレインに信号電圧VDat
aが接続されている TFTQ9のゲートに印加される。ここで、もしVoutが“hig
h"レベルであればトランジスタQ9はオン状態になり、VD
ataはQ10,Q12のゲートに伝達され、Voutが“Low"レベル
であればVDataはトランジスタQ10,Q11には伝達されな
い。トランジスタQ9のソース信号がトランジスタQ10の
ゲートに、トランジスタQ9のソースの信号をトランジス
タQ12,Q13で構成されたインバータで反転し、その信号
をトランジスタQ11のゲートに印加するために、信号側
から見た１画素分の液晶容量C1Cには必ずV01,V02いずれ
かが印加される。
た信号回路３の一例である。以下、第12図の回路動作を
第13図に示したタイミングチヤートを基に説明する。ク
ロツクパルスφ１が"high"レベルのタイミングで入力信
号Vin,inがバツフア回路内に乗り込まれ、クロツクパ
ルスφ２が“high"レベルのタイミングで入力信号Vout, は出力される。この時、Voutはドレインに信号電圧VDat
aが接続されている TFTQ9のゲートに印加される。ここで、もしVoutが“hig
h"レベルであればトランジスタQ9はオン状態になり、VD
ataはQ10,Q12のゲートに伝達され、Voutが“Low"レベル
であればVDataはトランジスタQ10,Q11には伝達されな
い。トランジスタQ9のソース信号がトランジスタQ10の
ゲートに、トランジスタQ9のソースの信号をトランジス
タQ12,Q13で構成されたインバータで反転し、その信号
をトランジスタQ11のゲートに印加するために、信号側
から見た１画素分の液晶容量C1Cには必ずV01,V02いずれ
かが印加される。
第14図は第12図で示した信号回路３の変形例である。Vi
n,in,φ1,φ２、及びVDataのタイミングは第12図の回
路動作のそれと同じである。
n,in,φ1,φ２、及びVDataのタイミングは第12図の回
路動作のそれと同じである。
以下、第14図の回路動作を説明する。クロツクパルスφ
１が“high"レベルのタイミングで入力信号Vin,inが
バツフア回路内に取り込まれ、クロツクパルスφ２が
“high"レベルのタイミングで出力信号Vout,outは出
力される。この時、VoutはトランジスタQ15のゲート
に、outはトランジスタQ14のゲートに、それぞれ印加
される。この為、トランジスタQ9のゲートにはVD3,VD4
いずれかが必ず印加される。ここで、もしQ9のゲートに
“high"レベルが印加されていればトランジスタQ9はオ
ン状態になり、VDataはQ10,Q12のゲートに伝達される。
又、もしQ9のゲートに“Low"レベルが印加されていれば
トランジスタQ9はオフ状態になり、VDataはトランジス
タQ10,Q11には伝達されない。トランジスタQ9のソース
信号がトランジスタQ10のゲートに、トランジスタQ9の
ソース信号をトランジスタQ12,Q13で構成されたインバ
ータで反転し、その反転信号トランジスタQ11のゲート
に印加すため、信号側から見た１画素分の液晶容量Cle
には必ずV01,V02いずれかが印加される。
１が“high"レベルのタイミングで入力信号Vin,inが
バツフア回路内に取り込まれ、クロツクパルスφ２が
“high"レベルのタイミングで出力信号Vout,outは出
力される。この時、VoutはトランジスタQ15のゲート
に、outはトランジスタQ14のゲートに、それぞれ印加
される。この為、トランジスタQ9のゲートにはVD3,VD4
いずれかが必ず印加される。ここで、もしQ9のゲートに
“high"レベルが印加されていればトランジスタQ9はオ
ン状態になり、VDataはQ10,Q12のゲートに伝達される。
又、もしQ9のゲートに“Low"レベルが印加されていれば
トランジスタQ9はオフ状態になり、VDataはトランジス
タQ10,Q11には伝達されない。トランジスタQ9のソース
信号がトランジスタQ10のゲートに、トランジスタQ9の
ソース信号をトランジスタQ12,Q13で構成されたインバ
ータで反転し、その反転信号トランジスタQ11のゲート
に印加すため、信号側から見た１画素分の液晶容量Cle
には必ずV01,V02いずれかが印加される。
この様なシフトレジスタ回路を用いることにより、周辺
回路内蔵型アクテイブマトリクス液晶デイスプレイの構
成は第15図のようになる。
回路内蔵型アクテイブマトリクス液晶デイスプレイの構
成は第15図のようになる。
第21図において、１はガラス基板,2は表示部,5は外付け
制御回路,8は前述したシフトレジスタ,6はマルチプレク
サ,10はラインメモリである。
制御回路,8は前述したシフトレジスタ,6はマルチプレク
サ,10はラインメモリである。
又、第16図は第15図で示した周辺回路内蔵型アクテイブ
マトリクス液晶デイスプレイの構成の一実施例である。
マトリクス液晶デイスプレイの構成の一実施例である。
信号回路，走査回路，両方のシフトレジスタ回路に印加
する正相と逆相とからなる一対の入力信号を外付け制御
回路５で形成し、両方のシフトレジスタに入力する。こ
の事により、シフトレジスタの高速動作が可能になる。
する正相と逆相とからなる一対の入力信号を外付け制御
回路５で形成し、両方のシフトレジスタに入力する。こ
の事により、シフトレジスタの高速動作が可能になる。
第17図はガラス基板にCMOSトランジスタを用いて形成し
た２入力２出力のシフトレジスタの一実施例である。
尚、第18図にガラス基板上に形成したCMOS回路の断面図
を、第19図に第18図のCMOS回路を真上から見たパターン
図を示す。第18図において、１はガラス基板,12は真性
多結晶シリコン膜,13はＰ（リン）を、ドープした多結
晶シリコン膜,14はＢ（ボロン）をドープした多結晶シ
リコン膜,15はAl（グランドに接地）,16はAl（電源電圧
VDDに接続）,17はAl（出力部）,18はシリコン酸化膜,19
はＰ（リン），或は、Ｂ（ボロン）をドープした多結晶
シリコン膜（トランジスタのゲート）,20は窒化シリコ
ン膜である。又、第19図において、21はCMOS回路の入力
部（Al）,22はCMOS回路の出力部（Al）,23は多結晶シリ
コン膜である。
た２入力２出力のシフトレジスタの一実施例である。
尚、第18図にガラス基板上に形成したCMOS回路の断面図
を、第19図に第18図のCMOS回路を真上から見たパターン
図を示す。第18図において、１はガラス基板,12は真性
多結晶シリコン膜,13はＰ（リン）を、ドープした多結
晶シリコン膜,14はＢ（ボロン）をドープした多結晶シ
リコン膜,15はAl（グランドに接地）,16はAl（電源電圧
VDDに接続）,17はAl（出力部）,18はシリコン酸化膜,19
はＰ（リン），或は、Ｂ（ボロン）をドープした多結晶
シリコン膜（トランジスタのゲート）,20は窒化シリコ
ン膜である。又、第19図において、21はCMOS回路の入力
部（Al）,22はCMOS回路の出力部（Al）,23は多結晶シリ
コン膜である。
第17図のシフトレジスタ回路を用いることにより、高速
駆動が可能になる。
駆動が可能になる。
本発明によれば、液晶駆動装置、特にシフトレジスタを
含む液晶駆動装置の低消費電力化、高速化を図れる効果
がある。
含む液晶駆動装置の低消費電力化、高速化を図れる効果
がある。
第１図は本発明の第１の実施例のバツフア回路図、第２
図から第５図は従来のトランジスタ回路図、第６図は本
発明の第２の実施例となるバツフア回路図、第７図，第
８図は本発明の第３の実施例となるシフトレジスタ回路
を示す図、第９図は周辺回路内蔵アクテイブマトリクス
液晶デイスプレイの構成図、第10図は本発明の実施例と
なるシフトレジスタ回路を用いて構成した走査回路を示
す図、第11図は本発明の実施例となるシフトレジスタ回
路とバツフア回路を用いて構成した走査回路を示す図、
第12図，第13図は本発明の実施例となるシフトレジスタ
回路を用いて構成した信号回路を示す図、第14図は第12
図の回路の変形例を示す図、第15図は本発明の実施例と
なるシフトレジスタ回路を用いた場合の周辺回路内蔵ア
クテイブマトリクス液晶デイスプレイの構成図、第16図
は第15図の変形例を示す図、第17図はCMOSを用いた場合
の２入力２出力のシフトレジスタ回路図、第18図はガラ
ス基板上に形成したCMOS回路の断面図、第19図はガラス
基板上に形成したCMOS回路を真上から見たパターン図で
ある。 １……ガラス基板、２……表示部、３……走査回路、４
……信号回路、５……外付け制御回路、６……マルチプ
レクサ、７……バツフア回路、８……シフトレジスタ回
路、９……１ライン分のゲート，ソース間容量CGS、10
……ラインメモリ、11……１画素 分の液晶容量Clc、1
2……真性多結晶シリコン膜、13……Ｐ（リン）をドー
プした多結晶シリコン膜、14……Ｂ（ボロン）をドープ
した多結晶シリコン膜、15……Al（グランドに接地）、
16……Al（電源電圧VDDに接続）、17……Al（出力
部）、18……シリコン酸化膜、19……Ｐ（リン）、或
は、Ｂ（ボロン）をドープした多結晶シリコン膜（トラ
ンジスタのゲート）、20……窒化シリコン膜、21……CM
OS回路の入力部（Al）、22……CMOS回路の出力部（A
l）、23……多結晶シリコン膜。
図から第５図は従来のトランジスタ回路図、第６図は本
発明の第２の実施例となるバツフア回路図、第７図，第
８図は本発明の第３の実施例となるシフトレジスタ回路
を示す図、第９図は周辺回路内蔵アクテイブマトリクス
液晶デイスプレイの構成図、第10図は本発明の実施例と
なるシフトレジスタ回路を用いて構成した走査回路を示
す図、第11図は本発明の実施例となるシフトレジスタ回
路とバツフア回路を用いて構成した走査回路を示す図、
第12図，第13図は本発明の実施例となるシフトレジスタ
回路を用いて構成した信号回路を示す図、第14図は第12
図の回路の変形例を示す図、第15図は本発明の実施例と
なるシフトレジスタ回路を用いた場合の周辺回路内蔵ア
クテイブマトリクス液晶デイスプレイの構成図、第16図
は第15図の変形例を示す図、第17図はCMOSを用いた場合
の２入力２出力のシフトレジスタ回路図、第18図はガラ
ス基板上に形成したCMOS回路の断面図、第19図はガラス
基板上に形成したCMOS回路を真上から見たパターン図で
ある。 １……ガラス基板、２……表示部、３……走査回路、４
……信号回路、５……外付け制御回路、６……マルチプ
レクサ、７……バツフア回路、８……シフトレジスタ回
路、９……１ライン分のゲート，ソース間容量CGS、10
……ラインメモリ、11……１画素 分の液晶容量Clc、1
2……真性多結晶シリコン膜、13……Ｐ（リン）をドー
プした多結晶シリコン膜、14……Ｂ（ボロン）をドープ
した多結晶シリコン膜、15……Al（グランドに接地）、
16……Al（電源電圧VDDに接続）、17……Al（出力
部）、18……シリコン酸化膜、19……Ｐ（リン）、或
は、Ｂ（ボロン）をドープした多結晶シリコン膜（トラ
ンジスタのゲート）、20……窒化シリコン膜、21……CM
OS回路の入力部（Al）、22……CMOS回路の出力部（A
l）、23……多結晶シリコン膜。
Claims (3)
- 【請求項１】第１又は第２の電位レベルからなる第１の
入力信号が印加される第１の端子と、 該第１の入力信号とは相補的な第２又は第１の電位レベ
ルからなる第２の入力信号が印加される第２の端子と、 第１及び第２の電源電位端子と、 信号を出力する第３及び第４の端子と、 ソース・ドレイン路が上記第１の電源電位端子と上記第
４の端子との間に接続され、ゲートが上記第１の端子に
接続される少なくとも１つの第１のMOSトランジスタ
と、 ソース・ドレイン路が上記第４の端子と上記第２の電源
電位端子との間に接続され、ゲートが上記第２の端子に
接続される少なくとも１つの第２のMOSトランジスタ
と、 ソース・ドレイン路が上記第１の電源電位端子と上記第
３の端子との間に接続され、ゲートが上記第４の端子に
接続される少なくとも１つの第３のMOSトランジスタ
と、 ソース・ドレイン路が上記第３の端子と上記第２の電源
電位端子との間に接続され、ゲートが上記第１の端子に
接続される少なくとも１つの第４のMOSトランジスタと
で構成される単位回路と、 上記単位回路を複数個備え、各単位回路はソース・ドレ
イン路が上記第１の端子と、隣合った他の単位回路の第
３の端子とを接続する第１のトランスファーゲートトラ
ンジスタ、及びソース・ドレイン路が上記第２の端子
と、隣合った前記他の単位回路の第４の端子とを接続す
る第２のトランスファーゲートトランジスタとで接続さ
れる構成とし、 上記単位回路を介して連続した上記第１のトランスファ
ーゲートトランジスタ及び第２のトランスファーゲート
トランジスタの各ゲートには交互に第１のクロック信号
及び第２のクロック信号を印加し、 上記連続した単位回路の１つおきの単位回路の第１の端
子及び第２の端子を第１の出力端子及び第２の出力端子
とし、前記第１及び第２の出力端子を介して液晶ディス
プレイを駆動することを特徴とする液晶駆動装置。 - 【請求項２】特許請求の範囲第１項において、 ソース・ドレイン路が第３の電源電位端子の液晶ディス
プレイの走査電極との間に接続され、ゲートが上記第１
の出力端子に接続される第５のMOSトランジスタと、 ソース・ドレイン路が第４の電源電位端子と液晶ディス
プレイの上記走査電極との間に接続され、ゲートが上記
第２の出力端子に接続される第６のMOSトランジスタと
からなることを特徴とする液晶駆動装置。 - 【請求項３】特許請求の範囲第１項において、 前記第１の出力端子及び第２の出力端子と２入力２出力
のバッファ回路の２つの入力端子とを接続し、 ソース・ドレイン路が第３の電源電位端子と液晶ディス
プレイの走査電極との間に接続され、ゲートが上記バッ
ファ回路の一方の端子に接続される第５のMOSトランジ
スタと、 ソース・ドレイン路が第４の電源電位端子と液晶ディス
プレイの上記走査電極との間に接続され、ゲートが上記
バッファ回路の他方の端子に接続される第６のMOSトラ
ンジスタとからなることを特徴とする液晶駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62217860A JPH0671202B2 (ja) | 1987-09-02 | 1987-09-02 | 液晶駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62217860A JPH0671202B2 (ja) | 1987-09-02 | 1987-09-02 | 液晶駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6462019A JPS6462019A (en) | 1989-03-08 |
| JPH0671202B2 true JPH0671202B2 (ja) | 1994-09-07 |
Family
ID=16710898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62217860A Expired - Lifetime JPH0671202B2 (ja) | 1987-09-02 | 1987-09-02 | 液晶駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0671202B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001325798A (ja) * | 2000-05-16 | 2001-11-22 | Sony Corp | 論理回路およびこれを用いた表示装置 |
| US6731273B2 (en) * | 2000-06-27 | 2004-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Level shifter |
| TW582005B (en) * | 2001-05-29 | 2004-04-01 | Semiconductor Energy Lab | Pulse output circuit, shift register, and display device |
| KR100624115B1 (ko) | 2005-08-16 | 2006-09-15 | 삼성에스디아이 주식회사 | 유기전계발광장치의 발광제어 구동장치 |
| JP5116277B2 (ja) | 2006-09-29 | 2013-01-09 | 株式会社半導体エネルギー研究所 | 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器 |
| JP4951806B2 (ja) * | 2008-12-26 | 2012-06-13 | ソーバス株式会社 | 多値論理ドライバ |
| CN102024410B (zh) | 2009-09-16 | 2014-10-22 | 株式会社半导体能源研究所 | 半导体装置及电子设备 |
| JP5352640B2 (ja) * | 2011-08-23 | 2013-11-27 | 株式会社半導体エネルギー研究所 | 駆動回路及び電子機器 |
| US9036766B2 (en) | 2012-02-29 | 2015-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP5752095B2 (ja) * | 2012-09-26 | 2015-07-22 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2020076964A (ja) * | 2019-09-26 | 2020-05-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5597092A (en) * | 1979-01-12 | 1980-07-23 | Sanyo Electric Co Ltd | Electronic circuit |
| JPS572127A (en) * | 1980-06-04 | 1982-01-07 | Fujitsu Ltd | Inverter circuit |
| JPH0697742B2 (ja) * | 1985-12-20 | 1994-11-30 | 日本電気株式会社 | 信号発生回路 |
-
1987
- 1987-09-02 JP JP62217860A patent/JPH0671202B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6462019A (en) | 1989-03-08 |
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