JPS5914836B2 - 情報記憶装置 - Google Patents
情報記憶装置Info
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- JPS5914836B2 JPS5914836B2 JP50059577A JP5957775A JPS5914836B2 JP S5914836 B2 JPS5914836 B2 JP S5914836B2 JP 50059577 A JP50059577 A JP 50059577A JP 5957775 A JP5957775 A JP 5957775A JP S5914836 B2 JPS5914836 B2 JP S5914836B2
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- Japan
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- memory
- potential
- gate
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
５ この発明は、ビット当りの記憶素子数を減じ、且つ
制御系を簡易化して構成するように改良したシフト制御
される情報記憶装置に関する。
制御系を簡易化して構成するように改良したシフト制御
される情報記憶装置に関する。
情報を記憶するための装置としては従来から多数考えら
れているものであるが、情報を簡単に入１０出力させる
ものとしてシフトレジスタが知られていι このシフト
レジスタは１ビットの情報を記憶する記憶単体を多数個
直列的に接続し、ビット情報を順次記憶単体間で伝送す
るように、駆動されるもので、各種情報処理装置内にバ
ツフアレジス１５ 夕、制御レジスタ等として多用され
ている。
れているものであるが、情報を簡単に入１０出力させる
ものとしてシフトレジスタが知られていι このシフト
レジスタは１ビットの情報を記憶する記憶単体を多数個
直列的に接続し、ビット情報を順次記憶単体間で伝送す
るように、駆動されるもので、各種情報処理装置内にバ
ツフアレジス１５ 夕、制御レジスタ等として多用され
ている。
このようなシフトレジスタを構成する記憶単体は、２個
の記憶素子を用いて構成され、２個の位相の異なるクロ
ックパルスφ１、φ２を用いて駆動制御されるようにな
つている。すなわち、２個の２０記憶素子を直列的に配
置し、この記憶素子それぞれの入力側にスイッチ素子を
設け、このスイッチ素子を時間を異ならせて発生される
クロックパルスφ１、φ２でそれぞれゲート制御するも
ので、まずクロックパルスφ１で第１のスイッチ素子の
ゲ２５−卜を開き、第１の記憶素子に対して前段力、ら
の入力ビット情報を記憶させるようにする。そして、次
に第２のスイッチ素子のゲートを開き、上記第１の記憶
素子に記憶されたビット情報を第２の記憶素子に伝送し
記憶させるもので、この第２の記３０憶素子から次段へ
の読み出し出力信号を得るようにしている。すなわち、
このような記憶単体で構成されるシフトレジスタにあつ
ては、１ビット当り２個の記憶素子およびこの記憶素子
それぞれに対する書き３５込制御回路が必要となるもの
で、記憶容量を増大させようとすると非常に多くの素子
数を必要とするようになる。
の記憶素子を用いて構成され、２個の位相の異なるクロ
ックパルスφ１、φ２を用いて駆動制御されるようにな
つている。すなわち、２個の２０記憶素子を直列的に配
置し、この記憶素子それぞれの入力側にスイッチ素子を
設け、このスイッチ素子を時間を異ならせて発生される
クロックパルスφ１、φ２でそれぞれゲート制御するも
ので、まずクロックパルスφ１で第１のスイッチ素子の
ゲ２５−卜を開き、第１の記憶素子に対して前段力、ら
の入力ビット情報を記憶させるようにする。そして、次
に第２のスイッチ素子のゲートを開き、上記第１の記憶
素子に記憶されたビット情報を第２の記憶素子に伝送し
記憶させるもので、この第２の記３０憶素子から次段へ
の読み出し出力信号を得るようにしている。すなわち、
このような記憶単体で構成されるシフトレジスタにあつ
ては、１ビット当り２個の記憶素子およびこの記憶素子
それぞれに対する書き３５込制御回路が必要となるもの
で、記憶容量を増大させようとすると非常に多くの素子
数を必要とするようになる。
このため、ＬＳＩ化し固体化してＯ、ｎ構成する場合、
その記臆容量には限界が生じ、例えば情報保存用として
用いることを可能にするような大容量に設定することが
困難である。
その記臆容量には限界が生じ、例えば情報保存用として
用いることを可能にするような大容量に設定することが
困難である。
この発明は上記のような点に鑑みなされたもので、ビツ
ト当りの記憶素子数を減すると共に、特にＬＳＩ化した
場合の集積密度を効果的に向上させることができ、この
時の制御駆動回路の簡易化もはかれるようにする情報記
臆装置を提供しようとするものである。
ト当りの記憶素子数を減すると共に、特にＬＳＩ化した
場合の集積密度を効果的に向上させることができ、この
時の制御駆動回路の簡易化もはかれるようにする情報記
臆装置を提供しようとするものである。
以下図面を参照してこの発明の一実施例を説明する。
第１図はその原理的な構成を示したもので、５個の記憶
単体１１ａ〜１１ｅからなる場合を示している。この記
憶単体１１ａ〜１１ｅはそれぞれゲート容量を有する電
界効果型トランジスタでなる記憶素子Ｔ１〜Ｔ５を有し
、この記憶素子Ｔ１〜Ｔ５のそれぞれゲート電極には前
段の記憶素子のドレイン電圧によつて制御されるように
信号に対して直列的に接続されている。また、上記記憶
素子Ｔ１〜Ｔ５それぞれのソースおよびドレイン電極に
へ電界効果型トランジスタからなる第１のスイツチ素子
ＴＯｌ〜ＴＯ５および第２のスイツチ素子Ｔｌｌ〜Ｔｌ
５が接続され、第２のスイツチ素子Ｔｌｌ〜Ｔ，５は接
地（ＧＮＤ）に接続され、クロツクパルスφ１，φ３，
φ５，φ７，φ９でゲート制御されるようになつている
。また、第１のスイツチ素子ＴＯｌ〜Ｔｌｌはそれぞれ
クロツクパルスφ，０，φ２，φ４，φ６，φ８でゲー
ト制御され、このゲート制御時に対応するクロツクパル
スによる電位ＧＧが結合されるようになつている。ここ
で、クロツクパルスφ１〜φ１０は第２図に示すように
それぞれ順次時間を異ならせて発生され、接地（ＧＮＤ
）電位とＶＧＧとの間で変化する信号とされる。すなわ
ち、このように構成される記憶装置にあつては、まずク
ロツクパルスφ，ｏが与えられるとスイツチ素子ＴＯｌ
のゲートが開かれ、クロツクパルスφ１０の電位ＶＧＧ
が記臆素子Ｔ１のドレインに結合さへこの記憶素子Ｔ１
のドレインに電位ＧＧによる充電を行なうようになる。
単体１１ａ〜１１ｅからなる場合を示している。この記
憶単体１１ａ〜１１ｅはそれぞれゲート容量を有する電
界効果型トランジスタでなる記憶素子Ｔ１〜Ｔ５を有し
、この記憶素子Ｔ１〜Ｔ５のそれぞれゲート電極には前
段の記憶素子のドレイン電圧によつて制御されるように
信号に対して直列的に接続されている。また、上記記憶
素子Ｔ１〜Ｔ５それぞれのソースおよびドレイン電極に
へ電界効果型トランジスタからなる第１のスイツチ素子
ＴＯｌ〜ＴＯ５および第２のスイツチ素子Ｔｌｌ〜Ｔｌ
５が接続され、第２のスイツチ素子Ｔｌｌ〜Ｔ，５は接
地（ＧＮＤ）に接続され、クロツクパルスφ１，φ３，
φ５，φ７，φ９でゲート制御されるようになつている
。また、第１のスイツチ素子ＴＯｌ〜Ｔｌｌはそれぞれ
クロツクパルスφ，０，φ２，φ４，φ６，φ８でゲー
ト制御され、このゲート制御時に対応するクロツクパル
スによる電位ＧＧが結合されるようになつている。ここ
で、クロツクパルスφ１〜φ１０は第２図に示すように
それぞれ順次時間を異ならせて発生され、接地（ＧＮＤ
）電位とＶＧＧとの間で変化する信号とされる。すなわ
ち、このように構成される記憶装置にあつては、まずク
ロツクパルスφ，ｏが与えられるとスイツチ素子ＴＯｌ
のゲートが開かれ、クロツクパルスφ１０の電位ＶＧＧ
が記臆素子Ｔ１のドレインに結合さへこの記憶素子Ｔ１
のドレインに電位ＧＧによる充電を行なうようになる。
すなわち、この記臆素子の出力部であるドレインは情報
「１」の状態とされる。次にクロツクパルスφ１が発生
すると、スイツチ素子Ｔｌｌのゲートが開かれる。この
時、記憶素子Ｔ．ｌのゲートに対しては前段の記憶素子
Ｔ２の記憶情報が「１」の時はゲート信号が与えられ、
「Ｏ」の時はゲート信号が与えられない状態にある。し
たがつて、上記ゲート信号が与えられる状態の時には記
憶素子Ｔ１のソース、ドレイン間が導通状態にあるため
、スイツチ素子Ｔｌｌにゲート信号が与えられた時に、
先にゲート容量部に充電された電位ＧＧは接地（ＧＮＤ
罵位まで放電され、記憶素子Ｔ１のゲート容量部に記憶
される情報は「Ｏ」となる。また、記憶素子Ｔ１のゲー
トにゲート信号が与えられない時は、スイツチ素子Ｔｌ
ｌのゲートが開かれても記憶素子Ｔ，のゲートは開かれ
ず、そのゲート容量部に充電された電位ＶＧＧはそのま
ま保持され、記憶情報「１」の状態とされる。すなわち
、前段の記憶素子Ｔ２のドレインに記憶された情報がク
ロツクパルスφ１に対応して記臆素子Ｔ１に極性反転し
てシフトされるようになる。そして、次にタロツクパル
スφ２が与えられるとスイツチ素子ＴＯ２を介して記憶
素子Ｔ２のドレインに電位ＧＧが充電され、クロツクパ
ルスφ３に対応してそれより前段の記臆素子Ｔ３のドレ
インに記憶された情報が極性反転して記憶素子Ｔ２にシ
フトされる。
「１」の状態とされる。次にクロツクパルスφ１が発生
すると、スイツチ素子Ｔｌｌのゲートが開かれる。この
時、記憶素子Ｔ．ｌのゲートに対しては前段の記憶素子
Ｔ２の記憶情報が「１」の時はゲート信号が与えられ、
「Ｏ」の時はゲート信号が与えられない状態にある。し
たがつて、上記ゲート信号が与えられる状態の時には記
憶素子Ｔ１のソース、ドレイン間が導通状態にあるため
、スイツチ素子Ｔｌｌにゲート信号が与えられた時に、
先にゲート容量部に充電された電位ＧＧは接地（ＧＮＤ
罵位まで放電され、記憶素子Ｔ１のゲート容量部に記憶
される情報は「Ｏ」となる。また、記憶素子Ｔ１のゲー
トにゲート信号が与えられない時は、スイツチ素子Ｔｌ
ｌのゲートが開かれても記憶素子Ｔ，のゲートは開かれ
ず、そのゲート容量部に充電された電位ＶＧＧはそのま
ま保持され、記憶情報「１」の状態とされる。すなわち
、前段の記憶素子Ｔ２のドレインに記憶された情報がク
ロツクパルスφ１に対応して記臆素子Ｔ１に極性反転し
てシフトされるようになる。そして、次にタロツクパル
スφ２が与えられるとスイツチ素子ＴＯ２を介して記憶
素子Ｔ２のドレインに電位ＧＧが充電され、クロツクパ
ルスφ３に対応してそれより前段の記臆素子Ｔ３のドレ
インに記憶された情報が極性反転して記憶素子Ｔ２にシ
フトされる。
以後順次発生されるクロツクパルスφ４〜φ，に対応し
て記障素子Ｔ５，Ｔ４のゲート容量に記臆された情報は
極性反転して記憶素子Ｔ４，Ｔ３にシフトされ、データ
入力が記憶素子Ｔ５に書き込まれる状態となる。すなわ
ち、常に「空き」の状態となる記臆単体１つが存在する
状態で、この「空き」の状態の記憶単体に前段の情報を
シフトするようになるもので、５個の記憶単体１１ａ〜
１１ｅで４ビツトの情報を記憶し、シフト制御するよう
になり、これにより１組の記臆体を構成するようになる
。
て記障素子Ｔ５，Ｔ４のゲート容量に記臆された情報は
極性反転して記憶素子Ｔ４，Ｔ３にシフトされ、データ
入力が記憶素子Ｔ５に書き込まれる状態となる。すなわ
ち、常に「空き」の状態となる記臆単体１つが存在する
状態で、この「空き」の状態の記憶単体に前段の情報を
シフトするようになるもので、５個の記憶単体１１ａ〜
１１ｅで４ビツトの情報を記憶し、シフト制御するよう
になり、これにより１組の記臆体を構成するようになる
。
そして、この記ｂ体を多数組直列状に配置し、この記憶
体をクロツクパルスφ１〜φ１０で並列的に駆動するこ
とによつて長尺のシフトレジスタが構成されるものであ
る。このような記臆装置によれば、１ビツトの情報を記
瞳する記憶単体１１ａ〜１１ｅは、それぞれ例えばソー
ス、ドレインを直列状に接続した複数個の電界効果型ト
ランジスタで構成されるので、各記憶単体毎にそこで必
要な回路素子を重合するような状態で集積化し、配線す
ることができる。
体をクロツクパルスφ１〜φ１０で並列的に駆動するこ
とによつて長尺のシフトレジスタが構成されるものであ
る。このような記臆装置によれば、１ビツトの情報を記
瞳する記憶単体１１ａ〜１１ｅは、それぞれ例えばソー
ス、ドレインを直列状に接続した複数個の電界効果型ト
ランジスタで構成されるので、各記憶単体毎にそこで必
要な回路素子を重合するような状態で集積化し、配線す
ることができる。
したがつて、その集積密度は充分に高いものとすること
ができ、且つ配線も簡単に行なわせることができるもの
であり、しかも１個の記憶素子で１個のビツト情報の記
憶を行なわせることができるもので、ＬＳ化を効果的に
行なわせると共に、その記憶容量を増大させるために大
きな効果を発揮する。しかし、このままでは記憶体を図
に示したように５個の記憶単体で構成した場合には、１
０個のクロツクパルスφ１〜φ１０が必要となり、この
ための配線回路も必要となるもので、小型集積化の障害
となる。したがつて、この発明では上記のような点もさ
らに改善したもので、その一実施例を第３図により説明
する。
ができ、且つ配線も簡単に行なわせることができるもの
であり、しかも１個の記憶素子で１個のビツト情報の記
憶を行なわせることができるもので、ＬＳ化を効果的に
行なわせると共に、その記憶容量を増大させるために大
きな効果を発揮する。しかし、このままでは記憶体を図
に示したように５個の記憶単体で構成した場合には、１
０個のクロツクパルスφ１〜φ１０が必要となり、この
ための配線回路も必要となるもので、小型集積化の障害
となる。したがつて、この発明では上記のような点もさ
らに改善したもので、その一実施例を第３図により説明
する。
第３図においては第１図と同一構成部分は同一符号を付
してあるもので、各記憶単体１１ａ〜１１ｅにおける記
瞳素子Ｔ１〜Ｔ５に対するスイツチ素子ＴＯｌ〜ＴＯ５
は第１図と同様に構成されている。そして、スイツチ素
子ＴＯｌ〜ＴＯ５は充電バイアスライン１２に、スイツ
チ素子Ｔｌｌ〜Ｔｌ５は放電バイアスライン１３にそれ
ぞれ一括して接続する。ここで使用されるクワツクパル
スは、第４図に示すようにそれぞれ順次時間を異ならせ
て発生される記憶単体１１ａ〜１１ｅの数に対応した５
個のパルスφ１〜φ５でなり、タロツクパルスφ１はス
イツチ素子ＴＯ２，Ｔｌｌにゲート信号として結合する
。
してあるもので、各記憶単体１１ａ〜１１ｅにおける記
瞳素子Ｔ１〜Ｔ５に対するスイツチ素子ＴＯｌ〜ＴＯ５
は第１図と同様に構成されている。そして、スイツチ素
子ＴＯｌ〜ＴＯ５は充電バイアスライン１２に、スイツ
チ素子Ｔｌｌ〜Ｔｌ５は放電バイアスライン１３にそれ
ぞれ一括して接続する。ここで使用されるクワツクパル
スは、第４図に示すようにそれぞれ順次時間を異ならせ
て発生される記憶単体１１ａ〜１１ｅの数に対応した５
個のパルスφ１〜φ５でなり、タロツクパルスφ１はス
イツチ素子ＴＯ２，Ｔｌｌにゲート信号として結合する
。
また、クロツクパルスφ２はスイツチ素子ＴＯ３，Ｔｌ
２に、φ３はＴ。４，Ｔｌ３に、φ４はＴＯ５，ＴＩ４
に、φ５はＴＯｌ，Ｔｌ．にそれぞれゲート信号として
供給する。
２に、φ３はＴ。４，Ｔｌ３に、φ４はＴＯ５，ＴＩ４
に、φ５はＴＯｌ，Ｔｌ．にそれぞれゲート信号として
供給する。
そして、充電用および放電用バイアスライン１２，１３
に対しては、それぞれスイツチ素子Ｔｐ，ＴＤを設け、
このスイツチ素子Ｔｐ，ＴＤを介して電源電位ＧＧおよ
び接地（ＧＮＤ）回路を形成させる。ここで、スイツチ
素子Ｔｐ，ＴＤのゲート電極に対しては、第４図に示す
ようにクロツクパルスφ１〜φ５のそれぞれを時分割的
にするパルスＰおよびＤがゲート信号とに結合され、パ
ルスＰのタイミングでバイアスライン１２に電位ＧＧが
、パルスＤのタイミングでバイアスライン１３に接地電
位が結合される状態とされる。すなわち、クロツクパル
スφ５が発生されるタイミングをみると、クロツクパル
スφ５の範囲内のパルスＰによりスイツチ素子Ｔｐのゲ
ートが開かれ、バイアスライン１２に電位ＶＧＧが結合
される。
に対しては、それぞれスイツチ素子Ｔｐ，ＴＤを設け、
このスイツチ素子Ｔｐ，ＴＤを介して電源電位ＧＧおよ
び接地（ＧＮＤ）回路を形成させる。ここで、スイツチ
素子Ｔｐ，ＴＤのゲート電極に対しては、第４図に示す
ようにクロツクパルスφ１〜φ５のそれぞれを時分割的
にするパルスＰおよびＤがゲート信号とに結合され、パ
ルスＰのタイミングでバイアスライン１２に電位ＧＧが
、パルスＤのタイミングでバイアスライン１３に接地電
位が結合される状態とされる。すなわち、クロツクパル
スφ５が発生されるタイミングをみると、クロツクパル
スφ５の範囲内のパルスＰによりスイツチ素子Ｔｐのゲ
ートが開かれ、バイアスライン１２に電位ＶＧＧが結合
される。
したがつて、パルスφ５でゲートの開かれるスイツチ素
子Ｔ旧を介して記憶素子Ｔ１のゲート容量部に電位ＶＧ
Ｇが充電される。次にタロツクパルスφ１が発生される
とスイツチ素子ＴＯ２，Ｔｌｌにゲート信号が与えられ
、まずパルスφ１の立ち上りと共にパルスＤが発生し、
バイアスライン１３が接地点に接続される。
子Ｔ旧を介して記憶素子Ｔ１のゲート容量部に電位ＶＧ
Ｇが充電される。次にタロツクパルスφ１が発生される
とスイツチ素子ＴＯ２，Ｔｌｌにゲート信号が与えられ
、まずパルスφ１の立ち上りと共にパルスＤが発生し、
バイアスライン１３が接地点に接続される。
このため、クロツクパルスφ５により充電された記憶素
子Ｔ１のゲート容量の放電回路が形成されるもので、第
１図で説明したように記憶素子Ｔ１のゲートに結合され
る前段の記憶素子Ｔ２のドレインの情報内容により放電
制御され、記憶素子Ｔ２の情報が極性反転して記憶素子
Ｔ１にシフトされるようになる。この時、上記のように
スイツチ素子ＴＯ２のゲートもクロツクパルスφ１で開
かれているものであるが、上記のようなシフトタイミン
グではパルスＰが存在せず、バイアスライン１２は浮い
ている状態であるため、記憶素子Ｔ２の記憶情報に対す
る影響はない。そして、パルスＤが終りパルスＰが発生
すると、スイツチ素子Ｔｐによつてバイアスライン１２
に電位ＧＧが結合され、クロツクパルスφ１でゲートの
開かれるスイツチ素子ＴＯ２を介してスイツチ素子Ｔ２
のドレインに電位ＶＧＧが充電される。すなわち、クロ
ツクパルスφ１〜φ５とパルスＰおよびＤとが共作して
、第１図で示したと同様の動作をするようになるもので
ある。すなわち、このように構成すれば、使用するクロ
ツクパルスの数は記憶単体と同数で良いものであり、ク
ロツクパルス回路の設定も充分簡易化され、ＬＳｌ化に
効果的である。
子Ｔ１のゲート容量の放電回路が形成されるもので、第
１図で説明したように記憶素子Ｔ１のゲートに結合され
る前段の記憶素子Ｔ２のドレインの情報内容により放電
制御され、記憶素子Ｔ２の情報が極性反転して記憶素子
Ｔ１にシフトされるようになる。この時、上記のように
スイツチ素子ＴＯ２のゲートもクロツクパルスφ１で開
かれているものであるが、上記のようなシフトタイミン
グではパルスＰが存在せず、バイアスライン１２は浮い
ている状態であるため、記憶素子Ｔ２の記憶情報に対す
る影響はない。そして、パルスＤが終りパルスＰが発生
すると、スイツチ素子Ｔｐによつてバイアスライン１２
に電位ＧＧが結合され、クロツクパルスφ１でゲートの
開かれるスイツチ素子ＴＯ２を介してスイツチ素子Ｔ２
のドレインに電位ＶＧＧが充電される。すなわち、クロ
ツクパルスφ１〜φ５とパルスＰおよびＤとが共作して
、第１図で示したと同様の動作をするようになるもので
ある。すなわち、このように構成すれば、使用するクロ
ツクパルスの数は記憶単体と同数で良いものであり、ク
ロツクパルス回路の設定も充分簡易化され、ＬＳｌ化に
効果的である。
また、バイアスライン１２，１３は、複数の記憶単体か
らなる記憶体を多数直列状に配置した場合、この多数の
記憶体に対して共通に設定できるものであり、そのため
のスイツチ素子Ｔｐ，ＴＤも全体の記憶体に対して１組
設ければよいもので、そのための構成は充分簡易化でき
る。また、ＬＳＩ等の集積回路化する場合、ソースドレ
インを順次接続する複数の電界効果型トランジスタを構
成することは、高密度に比較的容易に構成することがで
き、そのための回路配線も比較的簡単に行なわせること
ができる。
らなる記憶体を多数直列状に配置した場合、この多数の
記憶体に対して共通に設定できるものであり、そのため
のスイツチ素子Ｔｐ，ＴＤも全体の記憶体に対して１組
設ければよいもので、そのための構成は充分簡易化でき
る。また、ＬＳＩ等の集積回路化する場合、ソースドレ
インを順次接続する複数の電界効果型トランジスタを構
成することは、高密度に比較的容易に構成することがで
き、そのための回路配線も比較的簡単に行なわせること
ができる。
したがつて、第５図に示すようにスイツチ素子ＴＯｌ〜
ＴＯ５それぞれと電位ＧＧの結合される充電バイ゛アス
ライン１４との間、およびスイツチ素子Ｔｌｌ〜Ｔｌ５
それぞれと接地（ＧＮＤ）に接続した放電バイアスライ
ン１５との間にそれぞれスイツチ素子Ｔｐ，〜ＴＰ５、
およびＴＤｌ〜ＴＤ５を介在させるようにしても同様に
実施し得る。すなわち、スイツチ素子ＴＰｌ〜ＴＰ５は
第４図に示したパルスＰに対応するクロツクパルスφＰ
でゲート制御し、スイツチ素子ＴＤｌ〜ＴＤ５は同じく
パルスＤに対応するクロツクパルスφＤでゲート制０１
］するもので、前実施例と同様に作用する。第５図にお
いて第８図と同一構成部分は同一符号を付してその説明
を省略する。尚、実施例では５組の記憶単体１１ａ〜１
１ｅで１組の記憶体を購成し、４ビツトの情報を記憶す
るようにして説明したが、１組の記憶体を構成する記憶
単体の数は任意選定できるものである。
ＴＯ５それぞれと電位ＧＧの結合される充電バイ゛アス
ライン１４との間、およびスイツチ素子Ｔｌｌ〜Ｔｌ５
それぞれと接地（ＧＮＤ）に接続した放電バイアスライ
ン１５との間にそれぞれスイツチ素子Ｔｐ，〜ＴＰ５、
およびＴＤｌ〜ＴＤ５を介在させるようにしても同様に
実施し得る。すなわち、スイツチ素子ＴＰｌ〜ＴＰ５は
第４図に示したパルスＰに対応するクロツクパルスφＰ
でゲート制御し、スイツチ素子ＴＤｌ〜ＴＤ５は同じく
パルスＤに対応するクロツクパルスφＤでゲート制０１
］するもので、前実施例と同様に作用する。第５図にお
いて第８図と同一構成部分は同一符号を付してその説明
を省略する。尚、実施例では５組の記憶単体１１ａ〜１
１ｅで１組の記憶体を購成し、４ビツトの情報を記憶す
るようにして説明したが、１組の記憶体を構成する記憶
単体の数は任意選定できるものである。
しかし、多数個の記憶体を直列状に配して長尺のシフト
レジスタを構成する場合、１組の記憶単体で１バイトの
情報を記憶できるように設定すれば、入出力制御上効果
的であり、例えば各記憶体毎にその入出力端間を結ぶ循
環回路を形成し、スタテイツク状に駆動する場合に効果
的に制御できる。また、第３図に示した実施例をＬＳ化
する場合には、必要に応じてスイツチ素子Ｔｐ，ＴＤを
外部制御回路に組み込むことにより、非常に簡単な構造
とし得るものであり、この発明はさらにその要旨を逸脱
しない範囲で種々の変形応用が可能なものである。以上
のようにこの発明によれば、記憶容量を増大させるため
に効果的なシフト制御される記憶装置が得られるもので
あり、さらにＬＳＩ等の固体化、制御回洛の簡易化をも
はかれるもので、例えばカード、テープ等に代つて情報
保存装置を構成する場合に、非常に大きな効果を発揮す
るものである。
レジスタを構成する場合、１組の記憶単体で１バイトの
情報を記憶できるように設定すれば、入出力制御上効果
的であり、例えば各記憶体毎にその入出力端間を結ぶ循
環回路を形成し、スタテイツク状に駆動する場合に効果
的に制御できる。また、第３図に示した実施例をＬＳ化
する場合には、必要に応じてスイツチ素子Ｔｐ，ＴＤを
外部制御回路に組み込むことにより、非常に簡単な構造
とし得るものであり、この発明はさらにその要旨を逸脱
しない範囲で種々の変形応用が可能なものである。以上
のようにこの発明によれば、記憶容量を増大させるため
に効果的なシフト制御される記憶装置が得られるもので
あり、さらにＬＳＩ等の固体化、制御回洛の簡易化をも
はかれるもので、例えばカード、テープ等に代つて情報
保存装置を構成する場合に、非常に大きな効果を発揮す
るものである。
第１図はこの発明の基本形を説明する回路図、第２図は
上記基本形に対する駆動パルスを示す図、第３図はこの
発明の一実施例に係る情報記憶装置を説明する回路図、
第４図は上記実施例に使用される１駆動パルスを示す図
、第５図はこの発明の他の実施例を示す図である。 １１ａ〜１１ｅ・・・・・・記憶単体、１２，１４・・
・・・・充電バイアスライン、１３，１５・・・・・・
放電バイアスライン、Ｔ１〜Ｔ５・・・・・・記憶素子
、ＴＯｌ〜ＴＯ５，Ｔｌｌ〜Ｔｌ５・・・・・・スイツ
チ素子。
上記基本形に対する駆動パルスを示す図、第３図はこの
発明の一実施例に係る情報記憶装置を説明する回路図、
第４図は上記実施例に使用される１駆動パルスを示す図
、第５図はこの発明の他の実施例を示す図である。 １１ａ〜１１ｅ・・・・・・記憶単体、１２，１４・・
・・・・充電バイアスライン、１３，１５・・・・・・
放電バイアスライン、Ｔ１〜Ｔ５・・・・・・記憶素子
、ＴＯｌ〜ＴＯ５，Ｔｌｌ〜Ｔｌ５・・・・・・スイツ
チ素子。
Claims (1)
- １ 半導体からなる記憶素子と、この記憶素子に充電電
位を結合する第１のスイッチ素子と、この第１のスイッ
チ素子を介して記憶された電位を上記記憶素子に結合さ
れる情報電位に対応して放電させる第２のスイッチ素子
とをそれぞれ備えた、複数ビットで構成されるビット情
報のビット数よりも１つ多いｎ個の記憶単体を、順次記
憶素子の記憶電位を次段の記憶素子に情報電位として結
合するようにｎ段直列状に接続すると共に、このｎ個の
記憶単体それぞれの第１のスイッチ素子に共通に充電電
位を供給し、さらにｎ個の記憶単体それぞれの第２のス
イッチ素子に共通に放電電位を供給するようにしてなり
、上記各記憶単体の第１のスイッチ素子のゲートとこれ
に隣接する出力段側の記憶単体の第２のスイッチ素子の
ゲートとを、上記記憶単体それぞれで共通にしてゲート
信号を結合すると共に、このゲート信号は上記記憶単体
の出力段側より順次時間を異ならせて供給し、さらに上
記充電電位および放電電位は、上記ゲート信号が供給さ
れる毎にその時間範囲内で放電および充電の順位で順次
時間を異ならせて発生し、ｎ段直列状に接続したｎ個の
記憶単体でｎ−１個のビット情報を出力段側に順次１ビ
ットづつシフト駆動して記憶させるようにしたことを特
徴とする情報記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50059577A JPS5914836B2 (ja) | 1975-05-21 | 1975-05-21 | 情報記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50059577A JPS5914836B2 (ja) | 1975-05-21 | 1975-05-21 | 情報記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51136251A JPS51136251A (en) | 1976-11-25 |
| JPS5914836B2 true JPS5914836B2 (ja) | 1984-04-06 |
Family
ID=13117213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50059577A Expired JPS5914836B2 (ja) | 1975-05-21 | 1975-05-21 | 情報記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914836B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010498A (ja) * | 1983-06-30 | 1985-01-19 | Asahi Glass Co Ltd | シフトレジスタ |
-
1975
- 1975-05-21 JP JP50059577A patent/JPS5914836B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51136251A (en) | 1976-11-25 |
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