JPH04145540A - インタフェースエラーチェック方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はインタフェースエラーチェック方式に関し、特
に記憶装置におけるインタフェースエラーチェック回路
に関する。

〔従来の技術〕

従来、この種のインタフェースエラーチェック方式は、
データ信号およびアドレス信号の両方に数ビットのパリ
ティビットを付けるか、又はデータ信号にのみハミング
ビットを付けて通信していた。後者の場合、記憶装置は
ライトデータ用およびリードデータ用の２個の誤り訂正
回路を設けていた。

〔発明が解決しようとする課題〕

上述した従来のインタフェースチエツク方式は、各信号
に数ビットのパリエイビットを付ける場合、１ビットエ
ラーが発生したときにシステムダウンになり、２ビツト
（偶数ビット）エラーが発生しなときは誤り検出不可能
になる。又、データ信号にのみハミングビットを付ける
場合、アドレス信号について前者と同様の欠点がある。

〔課題を解決するための手段〕

本発明のインタフェースエラーチェック方式は、ハミン
グ符号化したデータを１ビット誤り訂正２ビット誤り検
出する第１および第２の誤り訂正回路を備えた記憶装置
の上位装置に対するインタフェースエラーチェック方式
において、ライト時に前記上位装置からのライトデータ
を選択しリード時に前記上位装置からのアドレスを選択
して前記第１の誤り訂正回路へ出力する第１のセレクタ
と、ライト時に前記上位装置からのアドレスを選択しリ
ード時にリードデータを選択して前記第２の誤り訂正回
路へ出力する第２のセレクタと、ライト時に前記第２の
誤り訂正回路が処理した後のアドレスを選択しリード時
に前記第１の誤り訂正回路が処理した後のアドレスを選
択する第３のセレクタと、前記第１及び第２の誤り訂正
回路が誤り検出して出力したエラー信号ならびに前記上
位装置からのライト・リード命令に基づきアドレスエラ
ー信号を発生するアドレスエラー検出回路と、前記アド
レスエラー信号に基づきエラーが無い場合前記上位装置
からのアドレスを選択しエラーが有った場合前記第３の
セレクタの出力を選択する第４のセレクタと、ホールド
信号が入力したとき前記第４のセレクタの出力を保持す
るアドレスホールド回路と、前記ホールド信号が入力し
たとき前記第１の誤り訂正回路が処理したライトデータ
を保持するライトデータホールド回路と、前記ライト・
リード命令を入力して前記記憶装置に必要なタイミング
信号を発生し前記アドレスエラー信号に基づき前記上位
装置からのアドレスにエラーが発生した場合前記上位装
置からの要求を止め出力中の前記タイミング信号を抑止
し前記ホールド信号を発生して前記アドレスホールド回
路および前記ライトデータホールド回路へ出力しアドレ
スエラーが１ビットエラーであったならば前記アドレス
ホールド回路に保持中の内容により命令を再実行し再実
行完了後前記ホールド信号を解除するタイミング発生回
路とを含んでいる。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。

セレクタ３はライト・リード命令１０３をセレクト信号
とし、ライト時にライトデータ１０２を、リード時には
アドレス１０１を選択する。セレクタ４もライト・リー
ド命令１０３をセレクト信号として、ライト時はアドレ
ス１０１を、リード時はリードデータ１０７を選択する
。ＥＣＣ回路１はセレクタ３の出力信号を１ビットエラ
ー訂正・２ビットエラー検出（以下ＳＥＣ−ＤＥＤとい
う）してＥＣＣ出力信号１０６をライトデータホールド
回路１０とセレクタ６へ出力し、ＥＣＣ回路２はセレク
タ４の出力信号をＳＥＣ−ＤＥＤしてＥＣＣ出力信号１
０４を上位装置（図示せず）とセレクタ６へ出力するこ
とにより、２個のＥＣＣ回路１，２でライトデータ又は
リードデータをチエツクする時にどちらか空いた方のＥ
ＣＣ回路を用いてアドレスをチエツクする。

セレクタ６はライト・リード命令１０３をセレクト信号
として、ライト時はＥＣＣ出力信号１０４を、リード時
にはＥＣＣ出力信号１０６を選択する事により、常時Ｓ
ＥＣ、ＤＥＤ後のアドレスを取り出しＳＥＣ−ＤＥＤ後
アドアドレス１１０てセレクタ５へ出力する。アドレス
エラー検出回路７はＥＣＣ回路１及び２が出力するエラ
ー信号１０８と、ライト・リード命令１０３を入力し、
１ビツト又は２ビツトのアドレスエラー情報をアドレス
エラー信号１０９としてセレクタ５とタイミング発生回
路８へ出力する。セレクタ５はアドレスエラー信号１０
９に基づき、エラーが無い場合はアドレス１０１を、エ
ラーが有った場合はＳＥＣ−ＤＥＤ後アドアドレス１１
０択しアドレス１０５としてアドレスホールド回路９へ
出力する。アドレスホールド回路９はタイミング発生回
路８が出力するホールド信号１１４によりアドレス１０
５をホールドするが、ここでホールドするアドレス内容
はＳＥＣ−ＤＥＤ後アドアドレス１１０る。ライトデー
タホールド回路１０もホールド信号１１４によりＥＣＣ
出力信号１０６をホールドする。

タイミング発生回路８はライト・リード命令１０３を入
力することにより記憶装置各部に送るタイミング信号１
１３を送出するが、命令実行中のアドレスにエラーが検
出された場合アドレスエラー信号１０９により報告され
て、タイミング信号１１３を抑止しアドレスホールド回
路つとライトデータホールド回路１０にホールド信号１
１４を出力して各データをホールドすると共に上位装置
へもホールド信号１１４を送出してリクエストを止める
。ここで、アドレスエラーが１ビットエラーで有った場
合、タイミング発生回路８はアドレスホールド９回路に
ホールドしているＳＥＣ・ＤＥＤ後のアドレスにおいて
命令をリトライ（タイミング信号１１３を送出）し、リ
トライ動作終了後ホールド信号１１４を解除し通常状態
にもどる。

〔発明の効果〕

以上説明したように本発明は、アドレスとライト・リー
ドデータのインタフェースエラーをハミングビットで保
障し、これらデータ及びアドレスを誤り訂正機能を有す
る記憶装置内にもともと２固有しているＥＣＣ回路を有
効に利用してＳＥＣ−ＤＥＤＬ、アドレス信号に１ビッ
トエラーが発生した場合訂正後のアドレスにおいて命令
をリトライする。これによってインタフェースでアドレ
ス又はライトデータに１ビットエラーが発生しても訂正
し動作続行でき、２ビットエラーは検出でき、故に装置
の信頼度が上がる。また、ハードウェア量が増えるが構
成が複雑になるＥＣＣ回路は増やす必要が無く、更にア
ドレスにエラーが無い場合のアクセスタイムの損失をお
さえる効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １．２・・・ＥＣＣ回路、３，４，５．６・・・セレク
タ、７・・・アドレスエラー検出回路、８・・・タイミ
ング発生回路、９・・・アドレスホールド回路、１０・
・・ライトデータホールド回路。

Claims (1)

【特許請求の範囲】
1. ハミング符号化したデータを１ビット誤り訂正２ビット
   誤り検出する第１および第２の誤り訂正回路を備えた記
   憶装置の上位装置に対するインタフェースエラーチェッ
   ク方式において、ライト時に前記上位装置からのライト
   データを選択しリード時に前記上位装置からのアドレス
   を選択して前記第１の誤り訂正回路へ出力する第１のセ
   レクタと、ライト時に前記上位装置からのアドレスを選
   択しリード時にリードデータを選択して前記第２の誤り
   訂正回路へ出力する第２のセレクタと、ライト時に前記
   第２の誤り訂正回路が処理した後のアドレスを選択しリ
   ード時に前記第１の誤り訂正回路が処理した後のアドレ
   スを選択する第３のセレクタと、前記第１及び第２の誤
   り訂正回路が誤り検出して出力したエラー信号ならびに
   前記上位装置からのライト・リード命令に基づきアドレ
   スエラー信号を発生するアドレスエラー検出回路と、前
   記アドレスエラー信号に基づきエラーが無い場合前記上
   位装置からのアドレスを選択しエラーが有った場合前記
   第３のセレクタの出力を選択する第４のセレクタと、ホ
   ールド信号が入力したとき前記第４のセレクタの出力を
   保持するアドレスホールド回路と、前記ホールド信号が
   入力したとき前記第１の誤り訂正回路が処理したライト
   データを保持するライトデータホールド回路と、前記ラ
   イト・リード命令を入力して前記記憶装置に必要なタイ
   ミング信号を発生し前記アドレスエラー信号に基づき前
   記上位装置からのアドレスにエラーが発生した場合前記
   上位装置からの要求を止め出力中の前記タイミング信号
   を抑止し前記ホールド信号を発生して前記アドレスホー
   ルド回路および前記ライトデータホールド回路へ出力し
   アドレスエラーが１ビットエラーであったならば前記ア
   ドレスホールド回路に保持中の内容により命令を再実行
   し再実行完了後前記ホールド信号を解除するタイミング
   発生回路とを含むことを特徴とするインターフェイスエ
   ラーチェック方式。