JPS6155131B2 - - Google Patents
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- Publication number
- JPS6155131B2 JPS6155131B2 JP54065069A JP6506979A JPS6155131B2 JP S6155131 B2 JPS6155131 B2 JP S6155131B2 JP 54065069 A JP54065069 A JP 54065069A JP 6506979 A JP6506979 A JP 6506979A JP S6155131 B2 JPS6155131 B2 JP S6155131B2
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- JP
- Japan
- Prior art keywords
- data
- error
- check
- parity
- bits
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- Expired
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- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
本発明は情報処理装置の改良に係わり、特に入
力データのパリテイエラーに対してアンコレクタ
ブルエラーとなるべきデータおよびチエツクビツ
トを簡単に生成できるようにするものである。
力データのパリテイエラーに対してアンコレクタ
ブルエラーとなるべきデータおよびチエツクビツ
トを簡単に生成できるようにするものである。
従来、第１図に示すようにメモリ装置の書込み
サイクルでは本体例えばCPU１においてライト
データにパリテイビツトが生成付加され、メモリ
コントローラ２によつてメモリ３には前記データ
およびパリテイビツトがそのまま書込まれてい
た。また読出しサイクルではメモリ３から読出し
たリードデータおよびライトデータをメモリコン
トローラ２を介してCPU１へ送り、CPU１にて
パリテイチエツクを行なつていた。上記した従来
のCPU１−メモリ３のインタフエイスを持つ情
報処理装置では、パリテイエラーが検出されて
も、それがインタフエイス上のエラーか、メモリ
素子のエラーかを区別することができず、エラー
分離が困難であつた。
サイクルでは本体例えばCPU１においてライト
データにパリテイビツトが生成付加され、メモリ
コントローラ２によつてメモリ３には前記データ
およびパリテイビツトがそのまま書込まれてい
た。また読出しサイクルではメモリ３から読出し
たリードデータおよびライトデータをメモリコン
トローラ２を介してCPU１へ送り、CPU１にて
パリテイチエツクを行なつていた。上記した従来
のCPU１−メモリ３のインタフエイスを持つ情
報処理装置では、パリテイエラーが検出されて
も、それがインタフエイス上のエラーか、メモリ
素子のエラーかを区別することができず、エラー
分離が困難であつた。
またインタフエイスはそのままで、メモリ部分
の信頼性向上、エラー検出率向上のためエラー訂
正コード（ECC）方式を付加する場合には、た
とえばデータよりチエツクビツトを生成し書込む
と、たとえパリテイエラーがあつても見掛上正し
いデータが書かれてしまい、エラーが消えてしま
うという欠点があつた。
の信頼性向上、エラー検出率向上のためエラー訂
正コード（ECC）方式を付加する場合には、た
とえばデータよりチエツクビツトを生成し書込む
と、たとえパリテイエラーがあつても見掛上正し
いデータが書かれてしまい、エラーが消えてしま
うという欠点があつた。
本発明の目的は上記の事情に鑑みてなされたも
のであつて、CPUからの書込みデータにパリテ
イエラーが発生している場合にアンコレクタブル
エラーとなるようなデータおよびチエツクビツト
を簡単に生成してメモリ装置に書込むようにした
情報処理装置を提供する。
のであつて、CPUからの書込みデータにパリテ
イエラーが発生している場合にアンコレクタブル
エラーとなるようなデータおよびチエツクビツト
を簡単に生成してメモリ装置に書込むようにした
情報処理装置を提供する。
以下、本発明の詳細を図面によつて説明する。
第２図は本発明の一実施例の基本的回路を示して
おり、５は本体例えばCPU、６はメモリコント
ローラ、７はメモリである。そして、本発明では
CPU５とメモリコントローラ６間はパリテイチ
エツク方式のインタフエイスであり、メモリコン
トローラ６とメモリ７間はエラー訂正コード方式
のインタフエイスである。なお、図に示したイン
タフエイス信号はデータ、パリテイビツトおよび
チエツクビツトのみを記し、他の例えばアドレス
等の信号は本発明には関係がないので省略した。
第２図は本発明の一実施例の基本的回路を示して
おり、５は本体例えばCPU、６はメモリコント
ローラ、７はメモリである。そして、本発明では
CPU５とメモリコントローラ６間はパリテイチ
エツク方式のインタフエイスであり、メモリコン
トローラ６とメモリ７間はエラー訂正コード方式
のインタフエイスである。なお、図に示したイン
タフエイス信号はデータ、パリテイビツトおよび
チエツクビツトのみを記し、他の例えばアドレス
等の信号は本発明には関係がないので省略した。
第３図および第４図の実施例は共に上記メモリ
コントローラの本発明に係る部分の詳細を示す。
図において、１１はチエツクビツト生成回路、１
２，１３はパリテイエラー信号により論理を反転
する反転素子、１４は書込みデータ、１５はパリ
テイエラー信号、１６，１７は反転されるべきデ
ータまたはチエツクビツトである。
コントローラの本発明に係る部分の詳細を示す。
図において、１１はチエツクビツト生成回路、１
２，１３はパリテイエラー信号により論理を反転
する反転素子、１４は書込みデータ、１５はパリ
テイエラー信号、１６，１７は反転されるべきデ
ータまたはチエツクビツトである。
このように構成された本発明の情報処理装置の
骨子は、パリテイエラー信号により、いかに簡単
にアンコレクタブルエラーとなるべきデータおよ
びチエツクビツトを作るかである。一般にエラー
訂正コード方式では１ビツトエラーの修正および
２ビツトエラーの完全検出ができるエラーチエツ
ク・コレクシヨンコードによりチエツクビツトを
生成している。従つてCPU５からのデータにパ
リテイエラーを検出した場合、エラーチエツク・
コレクシヨンコードにより作られたデータおよび
チエツクビツトを偶数ビツト（少なくとも２ビツ
ト以上）反転することによりアンコレクタブルエ
ラーとして前記データおよびチエツクビツトをメ
モリ７へ書込むことができる。そしてメモリ７か
ら読出したリードデータ（データおよびチエツク
ビツト）をチエツクした時、２ビツト以上のエラ
ーが検出されるようであれば、書込み時のパリテ
イエラーによつてアンコレクタブルエラーが発生
したことが検知される。
骨子は、パリテイエラー信号により、いかに簡単
にアンコレクタブルエラーとなるべきデータおよ
びチエツクビツトを作るかである。一般にエラー
訂正コード方式では１ビツトエラーの修正および
２ビツトエラーの完全検出ができるエラーチエツ
ク・コレクシヨンコードによりチエツクビツトを
生成している。従つてCPU５からのデータにパ
リテイエラーを検出した場合、エラーチエツク・
コレクシヨンコードにより作られたデータおよび
チエツクビツトを偶数ビツト（少なくとも２ビツ
ト以上）反転することによりアンコレクタブルエ
ラーとして前記データおよびチエツクビツトをメ
モリ７へ書込むことができる。そしてメモリ７か
ら読出したリードデータ（データおよびチエツク
ビツト）をチエツクした時、２ビツト以上のエラ
ーが検出されるようであれば、書込み時のパリテ
イエラーによつてアンコレクタブルエラーが発生
したことが検知される。
本発明においては、上記したパリテイエラー信
号によつて書込みデータ又はチエツクビツトをア
ンコレクタブルエラーとして形成するため、第３
図の実施例では書込みデータ１４からチエツクビ
ツト生成回路１１により形成された複数のチエツ
クビツトに対し、パリテイエラー信号１５によつ
て少なくとも２ビツトを反転素子１２，１３によ
つて反転せしめ、アンコレクタブルエラーとなる
チエツクビツトを形成する。第４図では複数個あ
る書込みデータ１４に対して、パリテイエラー信
号１５によつて少なくとも２ビツトを反転素子１
２，１３によつて反転せしめ、アンコレクタブル
エラーとなる書込のデータを形成する。
号によつて書込みデータ又はチエツクビツトをア
ンコレクタブルエラーとして形成するため、第３
図の実施例では書込みデータ１４からチエツクビ
ツト生成回路１１により形成された複数のチエツ
クビツトに対し、パリテイエラー信号１５によつ
て少なくとも２ビツトを反転素子１２，１３によ
つて反転せしめ、アンコレクタブルエラーとなる
チエツクビツトを形成する。第４図では複数個あ
る書込みデータ１４に対して、パリテイエラー信
号１５によつて少なくとも２ビツトを反転素子１
２，１３によつて反転せしめ、アンコレクタブル
エラーとなる書込のデータを形成する。
上記した実施例で作成された書込みデータおよ
びチエツクビツトによれば、CPU１からのデー
タにパリテイエラー信号が検出されるとアンコレ
クタブルエラーとして強制的に２ビツト以上のエ
ラーが作られ、これをメモリ７へ書込む。そして
メモリ７から読出したデータおよびチエツクビツ
トとをチエツクした時、前記アンコレクタブルエ
ラーが発生している場合には２ビツトエラーとし
て検知することができる。
びチエツクビツトによれば、CPU１からのデー
タにパリテイエラー信号が検出されるとアンコレ
クタブルエラーとして強制的に２ビツト以上のエ
ラーが作られ、これをメモリ７へ書込む。そして
メモリ７から読出したデータおよびチエツクビツ
トとをチエツクした時、前記アンコレクタブルエ
ラーが発生している場合には２ビツトエラーとし
て検知することができる。
上記の説明より明らかなように本発明によれ
ば、CPUからのデータにパリテイエラーが検出
された時に、アンコレクダブルエラーとなるデー
タおよびチエツクビツトが簡単に生成できるとい
う利点がある。
ば、CPUからのデータにパリテイエラーが検出
された時に、アンコレクダブルエラーとなるデー
タおよびチエツクビツトが簡単に生成できるとい
う利点がある。
第１図および第２図は従来および本発明の情報
処理装置の基本的回路図で、第３図および第４図
の実施例は第２図のメモリコントローラの本発明
に係る部分の詳細回路図である。 １１…チエツクビツト生成回路、１２，１３…
反転素子、１４…書込みデータ、１５…パリテイ
エラー信号。
処理装置の基本的回路図で、第３図および第４図
の実施例は第２図のメモリコントローラの本発明
に係る部分の詳細回路図である。 １１…チエツクビツト生成回路、１２，１３…
反転素子、１４…書込みデータ、１５…パリテイ
エラー信号。
Claims (1)
- １ パリテイチエツク方式のインタフエイスから
のデータをエラー訂正コード方式のインタフエイ
スを介してエラー訂正コード付メモリへ書込む場
合、前記データにパリテイエラーが検出された
時、前記データ又は前記データからチエツクビツ
ト生成回路より生成されたチエツクビツトの少な
くとも２ビツトを強制的に反転せしめ、アンコレ
クタブルエラーとなるデータ又はチエツクビツト
として前記メモリへ書込むことを特徴とする情報
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6506979A JPS55157043A (en) | 1979-05-28 | 1979-05-28 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6506979A JPS55157043A (en) | 1979-05-28 | 1979-05-28 | Information processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55157043A JPS55157043A (en) | 1980-12-06 |
| JPS6155131B2 true JPS6155131B2 (ja) | 1986-11-26 |
Family
ID=13276284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6506979A Granted JPS55157043A (en) | 1979-05-28 | 1979-05-28 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55157043A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230103270A (ko) * | 2021-12-31 | 2023-07-07 | 조영은 | 여성용 위생 팬티 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4918824B2 (ja) | 2006-08-18 | 2012-04-18 | 富士通株式会社 | メモリコントローラおよびメモリ制御方法 |
-
1979
- 1979-05-28 JP JP6506979A patent/JPS55157043A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230103270A (ko) * | 2021-12-31 | 2023-07-07 | 조영은 | 여성용 위생 팬티 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55157043A (en) | 1980-12-06 |
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