JPH03152643A - ダブルビットエラー制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はダブルビットエラー制御回路に関し、特に１ビ
ットエラーが固定的に起り、これにもう１ビットエラー
が起ってダブルビットエラーが検出されたときの処理に
関する。

従来技術 従来、誤り訂正機能を有する記憶装置においては、固定
的に１ビットエラーが発生し、これにもう１とットエラ
ーが発生してダブルビットエラーになると、システムダ
ウンとなっていた。

このような従来の誤り訂正機能を有する記憶装置では、
固定的に１ビットエラーが起り、もう１とットエラーが
発生した場合、ダブルビットエラーとなってシステムが
ダウンしてしまうという欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、ダブルビットエラーが検出されてもシス
テムをダウンすることなく、処理動作の続行を可能とす
ることができるダブルビットエラー制御回路の提供を目
的とする。

発明の構成 本発明のダブルビットエラー制御回路は、メモリから読
出したデータの１ビットエラー訂正ダブルビットエラー
検出を行う第１の検出手段と、前記第１の検出手段によ
り１ビットエラーが検出されたときのアドレスおよびシ
ンドロームを格納する格納手段と、前記メモリの該アド
レスから読出されたデータに前記第１の検出手段により
ダブルビットエラーが検出されたとき、前記格納手段に
格納された前記シンドロームにより該データを訂正する
訂正手段と、前記訂正手段により訂正された該データの
１ビットエラー訂正ダブルビットエラー検出を行う第２
の検出手段と、前記第１の検出手段によりダブルビット
エラーが検出され、かつ前記第２の検出手段によりダブ
ルビットエラーが検出されなかったとき、前記第１の検
出手段からのダブルビットエラー報告を抑止する抑止手
段とを設けたことを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、ＥＣＣ回路（１ビットエラー訂正ダブ
ルビットエラー検出回路）４はメモリ素子１からのリー
ドデータ１０４の１ビットエラー訂正ダブルビットエラ
ー検出を行い、訂正後のリードデータ１０５をコレクシ
ョン回路６に送出し、シンドローム１０６をダブルビッ
トエラー制御部２に送出するとともに、ダブルビットエ
ラー信号１０７をダブルビットエラー制御部２およびア
ンド回路７に出力する。

ＥＣＣ回路５はＥＣＣ回路４の後方でコレクション回路
６から出力されるリードデータ１０９の１とットエラー
訂正ダブルビットエラー検出を行い、訂正後のリードデ
ータＩｌｌを上位装置（図示せず）に送出し、シンドロ
ーム１０６をダブルビットエラー制御部２に送出すると
ともに、ダブルビットエラー信号１１２をアンド回路７
に出力する。

ＥＣＣ回路４およびＥＣＣ回路５において１ビットエラ
ーが検出された場合、ダブルビットエラー制御部２は１
とットエラー情報である１ビットエラー発生時のアドレ
ス１０２とシンドローム１０Ｂ。

ｌｌＯとを入力し、１ビットエラー情報格納部３にこの
１ビットエラー情報と同じものが格納されているか否か
を検索し、格納されていなければアドレス１０２および
シンドロームｔｏｅ、ｔｔｏを１ビットエラー情報格納
部３に格納する。

ＥＣＣ回路４でダブルビットエラーが検出され、このと
きのアドレスが１ビットエラー情報格納部３に格納され
ているアドレスであった場合、ダブルビットエラー制御
部２はダブルビットエラー信号１０７を入力すると、該
アドレスに付属して格納されているシンドロームをシン
ドローム１０８としてコレクション回路６に出力する。

コレクション回路６はシンドローム１０１１によりＥＣ
Ｃ回路４がダブルビットエラーと判定したリードデータ
１０５を訂正する。

ＥＣＣ回路５はコレクション回路６で訂正されたリード
データ１０９をチエツクし、１ビットエラーとなってい
たならばその１ビットエラーを訂正し、訂正後のリード
データ１１１として上位装置に出力する。

よって、固定的に１ビットエラーが発生し、これにもう
１ビツトのエラーが加わった場合のダブルビットエラー
を含んだり一ドデータ１０５を訂正して上位装置に送る
ことができる。

また、ＥＣＣ回路４，５でダブルビットエラーが検出さ
れ、訂正が不可能と判定された場合、アンド回路７には
ＥＣＣ回路４．５から夫々ダブルビットエラー信号１０
７　、１１２が入力されるので、アンド回路７はそれら
の論理積をとってダブルビットエラー検出信号１１３を
上位装置に出力して報告する。

”ダブルビットエラー制御部２はリード動作中に１ビッ
トエラー情報格納部３に格納されているアドレスにアク
セスがあり、ＥＣＣ回路４から正常なシンドローム１０
６が送られてきた場合、あるいはライト動作中に該アド
レスにアクセスがあった場合に、このときのアドレスに
関する１ビットエラー情報を１ビットエラー情報格納部
３から消去する。

こうして不必要な１ビットエラー情報を消去することに
よって、１とットエラー情報格納部３の容量を小さくす
ることができ、ダブルビットエラー制御部２によるアド
レスの検索時間も短縮することができる。

このように、ＥＣＣ回路４．５で検出された１とットエ
ラーのアドレスおよびシンドロームを１とットエラー情
報格納部３に記憶しておき、リード動作中に、記憶して
おいた１ビットエラー情報の１ビツトに加えてもう１ビ
ットエラーが起きてダブルビットエラーとなった時、１
ビットエラー情報格納部３に記憶しておいたシンドロー
ムにより２段目のＥＣＣ回路５の手前でリードデータ■
０５をコレクションすることにより、本来ならダブルビ
ットエラーとなってシステムダウンとなるところを、１
ビットエラー訂正としてシステムダウンせずに動作を続
行することができる。

また、不必要な１ビットエラー情報は１ビットエラー情
報格納部３から消去することにより、１ビットエラー情
報格納部３の容量を小さくするこてができ、ダブルビッ
トエラー制御部２によるアドレスの検索時間を短縮する
ことができる。

発明の詳細 な説明したように本発明によれば、１ビットエラーが検
出されたときのアドレスおよびシンドロームを格納して
おき、該アドレスからのデータがダブルビットエラーと
なったときに、該シンドロームによりそのデータを訂正
し、この訂正後のデータに対する１ビットエラー訂正ダ
ブルビットエラー検出によりエラーが検出されなければ
、先のダブルビットエラー報告を抑止するとともに、訂
正されたデータを送出するようにすることによって、ダ
ブルビットエラーが検出されてもシステムをダウンする
ことなく、処理動作の続行を可能とすることができると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 ２・・・・・・ダブルビットエラー制御部３・・・・・
・１ビットエラー情報格納部４．５・・・・・・ＥＣＣ
回路 ６・・・・・・コレクション回路 ７・・・・・・アンド回路

Claims (1)

【特許請求の範囲】
1. （１）メモリから読出したデータの１ビットエラー訂正
   ダブルビットエラー検出を行う第１の検出手段と、前記
   第１の検出手段により１ビットエラーが検出されたとき
   のアドレスおよびシンドロームを格納する格納手段と、
   前記メモリの該アドレスから読出されたデータに前記第
   １の検出手段によりダブルビットエラーが検出されたと
   き、前記格納手段に格納された前記シンドロームにより
   該データを訂正する訂正手段と、前記訂正手段により訂
   正された該データの１ビットエラー訂正ダブルビットエ
   ラー検出を行う第２の検出手段と、前記第１の検出手段
   によりダブルビットエラーが検出され、かつ前記第２の
   検出手段によりダブルビットエラーが検出されなかった
   とき、前記第１の検出手段からのダブルビットエラー報
   告を抑止する抑止手段とを設けたことを特徴とするダブ
   ルビットエラー制御回路。